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參數資料
| 型號： | 784216AY |
| 廠商： | NEC Corp. |
| 英文描述： | MOS INTEGRATED CIRCUIT |
| 中文描述： | 馬鞍山集成電路 |
| 文件頁數： | 80/100頁 |
| 文件大小： | 564K |
| 代理商： | 784216AY |
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Data Sheet U14121EJ2V0DS00
80
μ
PD784214A, 784215A, 784216A, 784217A, 784218A, 784214AY, 784215AY, 784216AY, 784217AY, 784218AY
Other Operations (T
A
=
40 to +85
°
C, V
DD
= AV
DD
= 1.8 to 5.5 V, V
SS
= AV
SS
= 0 V)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
NMI high-/low-level width
t
WNIL
t
WNIH
10
μ
s
INTP input high-/low-level width
t
WITL
t
WITH
INTP0 to INTP6
100
ns
RESET high-/low-level width
t
WRSL
t
WRSH
10
μ
s
Clock Output Operation (T
A
=
40 to +85
°
C, V
DD
= AV
DD
= 1.8 to 5.5 V, V
SS
= AV
SS
= 0 V)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
PCL cycle time
t
CYCL
4.5 V
≤
V
DD
≤
5.5 V, nT
80
31,250
ns
PCL high-/low-level width
t
CLL
t
CLH
4.5 V
≤
V
DD
≤
5.5 V, 0.5T
10
30
15,615
ns
4.5 V
≤
V
DD
≤
5.5 V
5
ns
2.7 V
≤
V
DD
< 4.5 V
10
ns
PCL rise/fall time
t
CLR
t
CLF
1.8 V
≤
V
DD
< 2.7 V
20
ns
Remark
T: t
CYK
= 1/f
XX
(f
XX
: Main system clock frequency)
n: Divided frequency ratio set by software in the CPU
When using the main system clock: n = 1, 2, 4, 8, 16, 32, 64, 128
When using the subsystem clock: n = 1
www.DataSheet4U.com
相關PDF資料 |
PDF描述 |
|---|---|
| 784217A | MOS INTEGRATED CIRCUIT |
| 784217AY | MOS INTEGRATED CIRCUIT |
| 784218AY | MOS INTEGRATED CIRCUIT |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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