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參數資料
型號: A3PN125-VQ100
元件分類: FPGA
英文描述: FPGA, 3072 CLBS, 125000 GATES, PQFP100
封裝: 14 X 14 MM, 1.20 MM HEIGHT, 0.50 MM PITCH, VQFP-100
文件頁數: 20/106頁
文件大小: 3324K
代理商: A3PN125-VQ100
ProASIC3 nano DC and Switching Characteristics
2- 6
R e v ision 8
Calculating Power Dissipation
Quiescent Supply Current
Power per I/O Pin
Table 2-7 Quiescent Supply Current Characteristics
A3PN010
A3PN015
A3PN020
A3PN060
A3PN125
A3PN250
Typical (25°C)
600 A
1 mA
2 mA
3 mA
Max. (Commercial)
5 mA
10 mA
20 mA
Max. (Industrial)
8 mA
15 mA
30 mA
Note:
IDD includes VCC, VPUMP, and VCCI, currents.
Table 2-8 Summary of I/O Input Buffer Power (Per Pin) – Default I/O Software Settings
VCCI (V)
Dynamic Power, PAC9 (W/MHz)
1
Single-Ended
3.3 V LVTTL / 3.3 V LVCMOS
3.3
16.45
3.3 V LVTTL / 3.3 V LVCMOS – Schmitt Trigger
3.3
18.93
3.3 V LVCMOS wide range2
3.3
16.45
3.3 V LVCMOS wide range – Schmitt Trigger
3.3
18.93
2.5 V LVCMOS
2.5
4.73
2.5 V LVCMOS – Schmitt Trigger
2.5
6.14
1.8 V LVCMOS
1.8
1.68
1.8 V LVCMOS – Schmitt Trigger
1.8
1.80
1.5 V LVCMOS (JESD8-11)
1.5
0.99
1.5 V LVCMOS (JESD8-11) – Schmitt Trigger
1.5
0.96
Notes:
1. PAC9 is the total dynamic power measured on VCCI.
2. All LVCMOS 3.3 V software macros support LVCMOS 3.3 V wide range as specified in the JESD8-B
specification.
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PDF描述
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