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參數(shù)資料
| 型號： | A3PN125-VQG100 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
| 封裝： | 14 X 14 MM, 1.20 MM HEIGHT, 0.50 MM PITCH, ROHS COMPLIANT, VQFP-100 |
| 文件頁數(shù)： | 83/106頁 |
| 文件大?。?/td> | 3324K |
| 代理商： | A3PN125-VQG100 |
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ProASIC3 nano DC and Switching Characteristics
2- 64
R e visio n 8
Table 2-75 RAM512X18
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–2
–1
Std. Units
tAS
Address setup time
0.25 0.28 0.33
ns
tAH
Address hold time
0.00 0.00 0.00
ns
tENS
REN_B, WEN_B setup time
0.09 0.10 0.12
ns
tENH
REN_B, WEN_B hold time
0.06 0.07 0.08
ns
tDS
Input data (DI) setup time
0.18 0.21 0.25
ns
tDH
Input data (DI) hold time
0.00 0.00 0.00
ns
tCKQ1
Clock HIGH to new data valid on DO (output retained, WMODE = 0)
2.16 2.46 2.89
ns
tCKQ2
Clock HIGH to new data valid on DO (pipelined)
0.90 1.02 1.20
ns
tC2CRWH
Address collision clk-to-clk delay for reliable read access after write on same
address; applicable to opening edge
0.50 0.43 0.38
ns
tC2CWRH
Address collision clk-to-clk delay for reliable write access after read on same
address; applicable to opening edge
0.59 0.50 0.44
ns
tRSTBQ
RESET_B LOW to data out LOW on DO (flow-through)
0.92 1.05 1.23
ns
RESET_B LOW to data out LOW on DO (pipelined)
0.92 1.05 1.23
ns
tREMRSTB
RESET_B removal
0.29 0.33 0.38
ns
tRECRSTB
RESET_B recovery
1.50 1.71 2.01
ns
tMPWRSTB RESET_B minimum pulse width
0.21 0.24 0.29
ns
tCYC
Clock cycle time
3.23 3.68 4.32
ns
FMAX
Maximum frequency
310
272
231 MHz
Note:
For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for
derating values.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A3PN125-Z1VQ100I | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
| A3PN125-Z1VQ100 | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
| A3PN125-Z1VQG100I | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
| A3PN125-Z1VQG100 | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
| A3PN125-Z2VQ100I | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A3PN125-VQG100I | 功能描述:IC FPGA NANO 125K GATES 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 nano 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14） |
| A3PN125-Z1VQ100 | 功能描述:IC FPGA NANO 125K GATES 100-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 nano 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14） |
| A3PN125-Z1VQ100I | 功能描述:IC FPGA NANO 125K GATES 100-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 nano 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14） |
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