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參數資料
型號: A3PN125-ZVQG100
元件分類: FPGA
英文描述: FPGA, 3072 CLBS, 125000 GATES, PQFP100
封裝: 14 X 14 MM, 1.20 MM HEIGHT, 0.50 MM PITCH, ROHS COMPLIANT, VQFP-100
文件頁數: 63/100頁
文件大小: 3284K
代理商: A3PN125-ZVQG100
ProASIC3 nano DC and Switching Characteristics
Ad vance v0.2
2-51
Clock Conditioning Circuits
CCC Electrical Specifications
Timing Characteristics
Table 2-69 ProASIC3 nano CCC/PLL Specification
Parameter
Minimum
Typical
Maximum
Units
Clock Conditioning Circuitry Input Frequency fIN_CCC
1.5
350
MHz
Clock Conditioning Circuitry Output Frequency fOUT_CCC
0.75
350
MHz
Delay Increments in Programmable Delay Blocks 1,2
200
ps
Number of Programmable Values in Each Programmable
Delay Block
32
Serial Clock (SCLK) for Dynamic PLL 3
125
MHz
Input Cycle-to-Cycle Jitter (peak magnitude)
1.5
ns
CCC Output Peak-to-Peak Period Jitter FCCC_OUT
Max Peak-to-Peak Period Jitter
1 Global
Network
Used
External
FB Used
3 Global
Networks
Used
0.75 MHz to 24 MHz
0.50%
0.70%
24 MHz to 100 MHz
1.00%
1.20%
100 MHz to 250 MHz
1.75%
2.00%
250 MHz to 350 MHz
2.50%
5.60%
Acquisition Time
LockControl = 0
LockControl = 1
300
s
6.0
ms
Tracking Jitter 5
LockControl = 0
LockControl = 1
1.6
ns
0.8
ns
Output Duty Cycle
48.5
51.5
%
Delay Range in Block: Programmable Delay 1 1,2
1.25
15.65
ns
Delay Range in Block: Programmable Delay 2 1,2
0.025
15.65
ns
Delay Range in Block: Fixed Delay 1,2
2.2
ns
Notes:
1. This delay is a function of voltage and temperature. See Table 2-6 on page 2-5 for deratings.
2. TJ = 25°C, VCC = 1.5 V
3. Maximum value obtained for a –2 speed-grade device in worst-case commercial conditions. For specific
junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating values.
4. The A3PN010, A3PN015, and A3PN020 devices do not support PLLs.
5. Tracking jitter is defined as the variation in clock edge position of PLL outputs with reference to the PLL
input clock edge. Tracking jitter does not measure the variation in PLL output period, which is covered by
the period jitter parameter.
相關PDF資料
PDF描述
A3RS91.1 0 MHz - 3000 MHz 50 ohm RF/MICROWAVE TERMINATION
A404318 35 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK
A404317 35 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK
A404315 35 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK
A404313 35 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK
相關代理商/技術參數
參數描述
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