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參數資料
| 型號： | A40MX04-2PL84I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 547 CLBS, 6000 GATES, 101 MHz, PQCC84 |
| 封裝： | PLASTIC, LCC-84 |
| 文件頁數： | 74/124頁 |
| 文件大小： | 3142K |
| 代理商： | A40MX04-2PL84I |
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40MX and 42MX FPGA Families
v6.1
1-47
CMOS Output Module Timing4
tDLH
Data-to-Pad HIGH
5.5
6.4
7.2
8.5
11.9
ns
tDHL
Data-to-Pad LOW
4.8
5.5
6.2
7.3
10.2
ns
tENZH
Enable Pad Z to HIGH
4.7
5.5
6.2
7.3
10.2
ns
tENZL
Enable Pad Z to LOW
6.8
7.9
8.9
10.5
14.7
ns
tENHZ
Enable Pad HIGH to Z
11.1
12.8
14.5
17.1
23.9
ns
tENLZ
Enable Pad LOW to Z
8.2
9.5
10.7
12.6
17.7
ns
dTLH
Delta LOW to HIGH
0.05
0.06
0.07
0.10
ns/pF
dTHL
Delta HIGH to LOW
0.03
0.04
0.06
ns/pF
Table 31
A40MX04 Timing Characteristics (Nominal 3.3V Operation) (Continued)
(Worst-Case Commercial Conditions, VCC = 3.0V, TJ = 70°C)
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Units
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Notes:
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
time for this macro.
4. Delays based on 35 pF loading.
相關PDF資料 |
PDF描述 |
|---|---|
| A40MX04-2PL84X79 | FPGA, 547 CLBS, 6000 GATES, 101 MHz, PQCC84 |
| A40MX04-2PL84 | FPGA, 547 CLBS, 6000 GATES, 101 MHz, PQCC84 |
| A40MX04-2PQ100IX79 | FPGA, 547 CLBS, 6000 GATES, 101 MHz, PQFP100 |
| A40MX04-2PQ100I | FPGA, 547 CLBS, 6000 GATES, 101 MHz, PQFP100 |
| A40MX04-2PQ100X79 | FPGA, 547 CLBS, 6000 GATES, 101 MHz, PQFP100 |
相關代理商/技術參數 |
參數描述 |
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