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參數資料
型號： A40MX04-2PQ100IX79
元件分類： FPGA
英文描述： FPGA, 547 CLBS, 6000 GATES, 101 MHz, PQFP100
封裝： PLASTIC, QFP-100
文件頁數： 65/124頁
文件大小： 3142K
代理商： A40MX04-2PQ100IX79
40MX and 42MX FPGA Families
v6.1
1-39
Table 29
A40MX02 Timing Characteristics (Nominal 3.3V Operation)
(Worst-Case Commercial Conditions, VCC = 3.0V, TJ = 70°C)
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max. Units
Logic Module Propagation Delays
tPD1
Single Module
1.7
2.0
2.3
2.7
3.7
ns
tPD2
Dual-Module Macros
3.7
4.3
4.9
5.7
8.0
ns
tCO
Sequential Clock-to-Q
1.7
2.0
2.3
2.7
3.7
ns
tGO
Latch G-to-Q
1.7
2.0
2.3
2.7
3.7
ns
tRS
Flip-Flop (Latch) Reset-to-Q
1.7
2.0
2.3
2.7
3.7
ns
Logic Module Predicted Routing Delays1
tRD1
FO=1 Routing Delay
2.0
2.2
2.5
3.0
4.2
ns
tRD2
FO=2 Routing Delay
2.7
3.1
3.5
4.1
5.7
ns
tRD3
FO=3 Routing Delay
3.4
3.9
4.4
5.2
7.3
ns
tRD4
FO=4 Routing Delay
4.2
4.8
5.4
6.3
8.9
ns
tRD8
FO=8 Routing Delay
7.1
8.2
9.2
10.9
15.2
ns
Logic Module Sequential Timing2
tSUD
Flip-Flop (Latch) Data Input Set-Up
4.3
4.9
5.6
6.6
9.2
ns
tHD
3
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Set-Up
4.3
4.9
5.6
6.6
9.2
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active
Pulse Width
4.6
5.3
6.0
7.0
9.8
ns
tWASYN
Flip-Flop (Latch)
Asynchronous Pulse Width
4.6
5.3
6.0
7.0
9.8
ns
tA
Flip-Flop Clock Input Period
6.8
7.8
8.9
10.4
14.6
ns
fMAX
Flip-Flop (Latch) Clock
Frequency (FO = 128)
109
101
92
80
48
MHz
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
1.0
1.1
1.3
1.5
2.1
ns
tINYL
Pad-to-Y LOW
0.9
1.0
1.1
1.3
1.9
ns
Notes:
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
time for this macro.
4. Delays based on 35 pF loading.
相關PDF資料
PDF描述
A40MX04-2PQ100I FPGA, 547 CLBS, 6000 GATES, 101 MHz, PQFP100
A40MX04-2PQ100X79 FPGA, 547 CLBS, 6000 GATES, 101 MHz, PQFP100
A40MX04-2PQ100 FPGA, 547 CLBS, 6000 GATES, 101 MHz, PQFP100
A40MX04-2VQ80IX79 FPGA, 547 CLBS, 6000 GATES, 101 MHz, PQFP80
A40MX04-2VQ80I FPGA, 547 CLBS, 6000 GATES, 101 MHz, PQFP80
相關代理商/技術參數
參數描述
A40MX04-2PQ100M 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
A40MX04-2PQG100 功能描述:IC FPGA MX SGL CHIP 6K 100-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:36864 輸入/輸出數:157 門數:250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應商設備封裝:256-FPBGA（17x17）
A40MX04-2PQG100I 功能描述:IC FPGA MX SGL CHIP 6K 100-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:36864 輸入/輸出數:157 門數:250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應商設備封裝:256-FPBGA（17x17）
A40MX04-2VQ80 功能描述:IC FPGA MX SGL CHIP 6K 80-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:36864 輸入/輸出數:157 門數:250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應商設備封裝:256-FPBGA（17x17）
A40MX04-2VQ80I 功能描述:IC FPGA MX SGL CHIP 6K 80-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:36864 輸入/輸出數:157 門數:250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應商設備封裝:256-FPBGA（17x17）
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