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參數資料
| 型號： | A40MX04-3PL44 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 547 CLBS, 6000 GATES, 109 MHz, PQCC44 |
| 封裝： | PLASTIC, LCC-44 |
| 文件頁數： | 54/124頁 |
| 文件大小： | 3142K |
| 代理商： | A40MX04-3PL44 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁當前第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁
40MX and 42MX FPGA Families
v6.1
1-29
Note: Identical timing for falling edge clock.
Figure 1-31 42MX SRAM Synchronous Read Operation
Figure 1-32 42MX SRAM Asynchronous Read Operation—Type 1 (Read Address Controlled)
Figure 1-33 42MX SRAM Asynchronous Read Operation—Type 2 (Write Address Controlled)
RCLK
REN
RDAD[5:0]
RD[7:0]
Old Data
Valid
t
RCKHL
t
CKHL
t
RENH
t
RCO
t
ADH
t
DOH
t
ADSU
New Data
t
RENSU
RDAD[5:0]
RD[7:0]
Data 1
t
RDADV
t
DOH
ADDR2
ADDR1
Data 2
t
RPD
WEN
WD[7:0]
WCLK
RD[7:0]
Old Data
Valid
t
WENH
t
RPD
t
WENSU
New Data
t
DOH
t
ADSU
WRAD[5:0]
BLKEN
t
ADH
相關PDF資料 |
PDF描述 |
|---|---|
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| A40MX04-3PL68X79 | FPGA, 547 CLBS, 6000 GATES, 109 MHz, PQCC68 |
| A40MX04-3PL68 | FPGA, 547 CLBS, 6000 GATES, 109 MHz, PQCC68 |
| A40MX04-3PL84IX79 | FPGA, 547 CLBS, 6000 GATES, 109 MHz, PQCC84 |
相關代理商/技術參數 |
參數描述 |
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| A40MX04-3PL68M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
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