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參數資料
型號： A40MX04-3PL44IX79
元件分類： FPGA
英文描述： FPGA, 547 CLBS, 6000 GATES, 109 MHz, PQCC44
封裝： PLASTIC, LCC-44
文件頁數： 68/124頁
文件大小： 3142K
代理商： A40MX04-3PL44IX79
40MX and 42MX FPGA Families
1- 42
v6.1
Table 30
A40MX04 Timing Characteristics (Nominal 5.0V Operation)
(Worst-Case Commercial Conditions, VCC = 4.75V, TJ = 70°C)
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Units
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Logic Module Propagation Delays
tPD1
Single Module
1.2
1.4
1.6
1.9
2.7
ns
tPD2
Dual-Module Macros
2.3
3.1
3.5
4.1
5.7
ns
tCO
Sequential Clock-to-Q
1.2
1.4
1.6
1.9
2.7
ns
tGO
Latch G-to-Q
1.2
1.4
1.6
1.9
2.7
ns
tRS
Flip-Flop (Latch) Reset-to-Q
1.2
1.4
1.6
1.9
2.7
ns
Logic Module Predicted Routing Delays1
tRD1
FO=1 Routing Delay
1.2
1.6
1.8
2.1
3.0
ns
tRD2
FO=2 Routing Delay
1.9
2.2
2.5
2.9
4.1
ns
tRD3
FO=3 Routing Delay
2.4
2.8
3.2
3.7
5.2
ns
tRD4
FO=4 Routing Delay
2.9
3.4
3.9
4.5
6.3
ns
tRD8
FO=8 Routing Delay
5.0
5.8
6.6
7.8
10.9
ns
Logic Module Sequential Timing2
tSUD
Flip-Flop (Latch) Data Input Set-Up
3.1
3.5
4.0
4.7
6.6
ns
tHD
3
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Set-Up
3.1
3.5
4.0
4.7
6.6
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active
Pulse Width
3.3
3.8
4.3
5.0
7.0
ns
tWASYN
Flip-Flop (Latch)
Asynchronous Pulse Width
3.3
3.8
4.3
5.0
7.0
ns
tA
Flip-Flop Clock Input Period
4.8
5.6
6.3
7.5
10.4
ns
fMAX
Flip-Flop (Latch) Clock Frequency
(FO = 128)
181
167
154
134
80
MHz
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
0.7
0.8
0.9
1.1
1.5
ns
tINYL
Pad-to-Y LOW
0.6
0.7
0.8
1.0
1.3
ns
Notes:
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer utility from the Designer software to check the hold
time for this macro.
4. Delays based on 35 pF loading.
相關PDF資料
PDF描述
A40MX04-3PL44I FPGA, 547 CLBS, 6000 GATES, 109 MHz, PQCC44
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A40MX04-3PL44 FPGA, 547 CLBS, 6000 GATES, 109 MHz, PQCC44
A40MX04-3PL68IX79 FPGA, 547 CLBS, 6000 GATES, 109 MHz, PQCC68
A40MX04-3PL68I FPGA, 547 CLBS, 6000 GATES, 109 MHz, PQCC68
相關代理商/技術參數
參數描述
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