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參數資料
| 型號： | A40MX04-PL68 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 547 CLBS, 6000 GATES, 80 MHz, PQCC68 |
| 封裝： | PLASTIC, LCC-68 |
| 文件頁數： | 49/124頁 |
| 文件大小： | 3142K |
| 代理商： | A40MX04-PL68 |
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40MX and 42MX FPGA Families
1- 24
v6.1
Notes: * Values are shown for A42MX36 ‘–3’ at 5.0V worst-case commercial conditions.
** Load-dependent
Figure 1-19 42MX Timing Model (Logic Functions Using Quadrant Clocks)
Note: *Values are shown for A42MX36 ‘–3 at 5.0V worst-case commercial conditions.
Figure 1-20 42MX Timing Model (SRAM Functions)
Array
Clocks
Combin
-atoria l
Logic
include
DQ
FO = 32
Output Delays
Internal Delays
Input Delays
I/O Module
DQ
Combinatorial
Logic Module
Sequential
Logic Module
I/O Module
DQ
Predicted
Routing
Delays
G
t
RD1=0.7 ns
t
RD2=1.9 ns
t
RD4=1.4 ns
t
RD8=2.3 ns
t
OUTH=0.00 ns
t
OUTSU=0.3 ns
t
GLH=2.6 ns
t
DLH=2.5 ns
t
DLH=2.5 ns
t
ENHZ=4.9 ns
t
RD1=0.70 ns
t
LCO=5.2 ns (light loads, pad-to-pad)
t
CO=1.3 ns
t
SUD=0.3 ns
t
HD=0.00 ns
t
PD=1.2 ns
t
IRD1=2.0 ns
t
INYL=0.8 ns
t
INH=0.0 ns
t
INSU=0.3 ns
t
INGL=1.3 ns
F
MAX=296 MHz
t
CKH=2.70 ns
tINPY=1.0ns
Input Delays
I/O Module
DQ
Array
Clocks
G
I/O Module
DQ
G
WD [7:0]
WRAD [5:0]
BLKEN
WEN
WCLK
RD [7:0]
RDAD [5:0]
REN
RCLK
Predicted
Routing
Delays
tGHL=2.9ns
tLSU=0.5ns
tLH=0.0ns
tDLH=2.6ns
tADSU=1.6ns
tADH=0.0ns
tRENSU=0.6ns
tRCO=3.4ns
tADSU=1.6ns
tADH=0.0ns
tWENSU=2.7ns
tBENS=2.8ns
tRD1=0.9ns
FMAX =167 MHz
tIRD1=2.0ns
tINSU=0.5ns
tINH=0.0ns
tINGO=1.4ns
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PDF描述 |
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參數描述 |
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