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參數資料
型號： A40MX04-PL84I
元件分類： FPGA
英文描述： FPGA, 547 CLBS, 6000 GATES, 80 MHz, PQCC84
封裝： PLASTIC, LCC-84
文件頁數： 72/124頁
文件大小： 3142K
代理商： A40MX04-PL84I
40MX and 42MX FPGA Families
v6.1
1-45
Table 31
A40MX04 Timing Characteristics (Nominal 3.3V Operation)
(Worst-Case Commercial Conditions, VCC = 3.0V, TJ = 70°C)
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Units
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Logic Module Propagation Delays
tPD1
Single Module
1.7
2.0
2.3
2.7
3.7
ns
tPD2
Dual-Module Macros
3.7
4.3
4.9
5.7
8.0
ns
tCO
Sequential Clock-to-Q
1.7
2.0
2.3
2.7
3.7
ns
tGO
Latch G-to-Q
1.7
2.0
2.3
2.7
3.7
ns
tRS
Flip-Flop (Latch) Reset-to-Q
1.7
2.0
2.3
2.7
3.7
ns
Logic Module Predicted Routing Delays1
tRD1
FO=1 Routing Delay
1.9
2.2
2.5
3.0
4.2
ns
tRD2
FO=2 Routing Delay
2.7
3.1
3.5
4.1
5.7
ns
tRD3
FO=3 Routing Delay
3.4
3.9
4.4
5.2
7.3
ns
tRD4
FO=4 Routing Delay
4.1
4.8
5.4
6.3
8.9
ns
tRD8
FO=8 Routing Delay
7.1
8.1
9.2
10.9
15.2
ns
Logic Module Sequential Timing2
tSUD
Flip-Flop (Latch) Data Input Set-Up
4.3
5.0
5.6
6.6
9.2
ns
tHD
3
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Set-Up
4.3
5.0
5.6
6.6
9.2
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active
Pulse Width
4.6
5.3
5.6
7.0
9.8
ns
tWASYN
Flip-Flop (Latch)
Asynchronous Pulse Width
4.6
5.3
5.6
7.0
9.8
ns
tA
Flip-Flop Clock Input Period
6.8
7.8
8.9
10.4
14.6
ns
fMAX
Flip-Flop (Latch) Clock Frequency
(FO = 128)
109
101
92
80
48
MHz
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
1.0
1.1
1.3
1.5
2.1
ns
tINYL
Pad-to-Y LOW
0.9
1.0
1.1
1.3
1.9
ns
Notes:
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
time for this macro.
4. Delays based on 35 pF loading.
相關PDF資料
PDF描述
A40MX04-PL84MX79 FPGA, 547 CLBS, 6000 GATES, 80 MHz, PQCC84
A40MX04-PL84M FPGA, 547 CLBS, 6000 GATES, 80 MHz, PQCC84
A40MX04-PL84X79 FPGA, 547 CLBS, 6000 GATES, 80 MHz, PQCC84
A40MX04-PL84 FPGA, 547 CLBS, 6000 GATES, 80 MHz, PQCC84
A40MX04-PQ100AX79 FPGA, 547 CLBS, 6000 GATES, 116 MHz, PQFP100
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參數描述
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A40MX04-PLG44M 制造商:Microsemi Corporation 功能描述:FPGA 6K GATES 547 CELLS 83MHZ/139MHZ 0.45UM 3.3V/5V 44PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA 34 I/O 44PLCC
A40MX04-PLG68 功能描述:IC FPGA 69I/O 68PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:24 系列:ECP2 LAB/CLB數:1500 邏輯元件/單元數:12000 RAM 位總計:226304 輸入/輸出數:131 門數:- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:208-BFQFP 供應商設備封裝:208-PQFP（28x28）
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