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參數資料
| 型號： | A40MX04-PL84M |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 547 CLBS, 6000 GATES, 80 MHz, PQCC84 |
| 封裝： | PLASTIC, LCC-84 |
| 文件頁數： | 47/124頁 |
| 文件大?。?/td> | 3142K |
| 代理商： | A40MX04-PL84M |
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40MX and 42MX FPGA Families
v6.1
1-23
Timing Models
Note:
* Values are shown for 40MX ‘–3’ speed devices at 5.0V worst-case commercial conditions.
Figure 1-17 40MX Timing Model*
Notes: *Values are shown for A42MX09 ‘–3’ at 5.0V worst-case commercial conditions.
Input module predicted routing delay.
Figure 1-18 42MX Timing Model*
Output Delay
Input Delay
Logic Module
Internal Delays
tDLH=3.32 ns
tENHZ=7.92 ns
tRD1=1.28 ns
tRD2=1.80 ns
tRD4=2.33 ns
tRD8=4.93 ns
I/O Module
tPD=1.24 ns
tCO=1.24 ns
tIRD1=2.09 ns
tIRD4=3.64 ns
tIRD8=5.73 ns
tINYL=0.62 ns t
IRD2=2.59 ns
I/O Module
FMAX=180 MHz
tCKH=4.55 ns
FO=128
Array
Clock
Predicted
Routing
Delays
Array
Clocks
Combin
-atoria l
Logic
include
DQ
FO = 32
Output Delays
Internal Delays
Input Delays
I/O Module
DQ
Combinatorial
Logic Module
Sequential
Logic Module
I/O Module
DQ
Predicted
Routing
Delays
G
t
RD1=0.7 ns
t
RD2=1.9 ns
t
RD4=1.4 ns
t
RD8=2.3 ns
t
OUTH=0.00 ns
t
OUTSU=0.3 ns
t
GLH=2.6 ns
t
DLH=2.5 ns
t
DLH=2.5 ns
t
ENHZ=4.9 ns
t
RD1=0.70 ns
t
LCO=5.2 ns (light loads, pad-to-pad)
t
CO=1.3 ns
t
SUD=0.3 ns
t
HD=0.00 ns
t
PD=1.2 ns
t
IRD1=2.0 ns
t
INYL=0.8 ns
t
INH=0.0 ns
t
INSU=0.3 ns
t
INGL=1.3 ns
F
MAX=296 MHz
t
CKH=2.70 ns
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PDF描述 |
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