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參數資料
| 型號： | ADCLK846BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 1/16頁 |
| 文件大小： | 0K |
| 描述： | IC CLK BUFFER 1:6 1.2GHZ 24LFCSP |
| 設計資源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) |
| 標準包裝： | 1 |
| 類型： | 扇出緩沖器（分配） |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 1:6 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | CML，CMOS，HSTL，LVDS，LVPECL |
| 輸出： | CMOS，LVDS |
| 頻率 - 最大： | 1.2GHz |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 24-VFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 24-LFCSP-VQ（4x4） |
| 包裝： | 托盤 |
1.8 V, 6 LVDS/12 CMOS Outputs
Low Power Clock Fanout Buffer
ADCLK846
Rev. B
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Tel: 781.329.4700
www.analog.com
Fax: 781.461.3113
2009–2010 Analog Devices, Inc. All rights reserved.
FEATURES
Selectable LVDS/CMOS outputs
Up to 6 LVDS (1.2 GHz) or 12 CMOS (250 MHz) outputs
<16 mW per channel (100 MHz operation)
54 fs integrated jitter (12 kHz to 20 MHz)
100 fs additive broadband jitter
2.0 ns propagation delay (LVDS)
135 ps output rise/fall (LVDS)
65 ps output-to-output skew (LVDS)
Sleep mode
Pin-programmable control
1.8 V power supply
APPLICATIONS
Low jitter clock distribution
Clock and data signal restoration
Level translation
Wireless communications
Wired communications
Medical and industrial imaging
ATE and high performance instrumentation
FUNCTIONAL BLOCK DIAGRAM
OUT0 (OUT0A)
OUT0 (OUT0B)
OUT1 (OUT1A)
OUT1 (OUT1B)
OUT2 (OUT2A)
OUT2 (OUT2B)
OUT3 (OUT3A)
OUT3 (OUT3B)
OUT4 (OUT4A)
OUT4 (OUT4B)
OUT5 (OUT5A)
OUT5 (OUT5B)
LVDS/CMOS
CLK
CTRL_A
CTRL_B
SLEEP
VREF
CLK
ADCLK846
072
26
-00
1
Figure 1.
GENERAL DESCRIPTION
The ADCLK846 is a 1.2 GHz/250 MHz, LVDS/CMOS, fanout
buffer optimized for low jitter and low power operation. Possible
configurations range from 6 LVDS to 12 CMOS outputs,
including combinations of LVDS and CMOS outputs. Two
control lines are used to determine whether fixed blocks of
outputs are LVDS or CMOS outputs.
The clock input accepts various types of single-ended and
differential logic levels including LVPECL, LVDS, HSTL, CML,
and CMOS.
Table 8 provides interface options for each type of connection.
The SLEEP pin enables a sleep mode to power down the device.
This device is available in a 24-pin LFCSP package. It is specified
for operation over the standard industrial temperature range of
40°C to +85°C.
相關PDF資料 |
PDF描述 |
|---|---|
| ADCLK925BCPZ-WP | IC CLOCK/DATA BUFFER 1:2 16LFCSP |
| VI-25N-MW-F1 | CONVERTER MOD DC/DC 18.5V 100W |
| VI-24X-MW-F3 | CONVERTER MOD DC/DC 5.2V 100W |
| VI-25M-MW-F3 | CONVERTER MOD DC/DC 10V 100W |
| SY100H842ZH | IC CLK BUFFER 1:4 160MHZ 16-SOIC |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ADCLK846BCPZ | 制造商:Analog Devices 功能描述:CLOCK FANOUT BUFFER, 1.2GHZ, LFCSP-24 |
| ADCLK846BCPZ-REEL7 | 功能描述:IC CLK BUFFER 1:6 1.2GHZ 24LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘緩沖器，驅動器 系列:- 標準包裝:74 系列:- 類型:扇出緩沖器（分配） 電路數:1 比率 - 輸入:輸出:1:10 差分 - 輸入:輸出:是/是 輸入:HCSL, LVCMOS, LVDS, LVPECL, LVTTL 輸出:HCSL，LVDS 頻率 - 最大:400MHz 電源電壓:3 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:32-VFQFN 裸露焊盤 供應商設備封裝:32-QFN（5x5） 包裝:管件 |
| ADCLK854 | 制造商:AD 制造商全稱:Analog Devices 功能描述:1.8 V, 12-LVDS/24-CMOS Output, Low Power Clock Fanout Buffer |
| ADCLK854/PCBZ | 功能描述:BOARD EVALUATION FOR ADCLK845 RoHS:是 類別:編程器，開發系統 >> 評估演示板和套件 系列:- 標準包裝:1 系列:PSoC® 主要目的:電源管理，熱管理 嵌入式:- 已用 IC / 零件:- 主要屬性:- 次要屬性:- 已供物品:板，CD，電源 |
| ADCLK854BCPZ | 功能描述:IC CLOCK BUFFER MUX 2:12 48LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘緩沖器，驅動器 系列:- 產品培訓模塊:High Bandwidth Product Overview 標準包裝:1,000 系列:Precision Edge® 類型:扇出緩沖器（分配） 電路數:1 比率 - 輸入:輸出:1:4 差分 - 輸入:輸出:是/是 輸入:CML，LVDS，LVPECL 輸出:CML 頻率 - 最大:2.5GHz 電源電壓:2.375 V ~ 2.625 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-VFQFN 裸露焊盤，16-MLF? 供應商設備封裝:16-MLF?（3x3） 包裝:帶卷 (TR) |
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