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參數資料
型號: ADF4001BRU
廠商: ANALOG DEVICES INC
元件分類: XO, clock
英文描述: 200 MHz Clock Generator PLL
中文描述: 200 MHz, OTHER CLOCK GENERATOR, PDSO16
封裝: TSSOP-16
文件頁數: 8/16頁
文件大小: 190K
代理商: ADF4001BRU
REV. 0
ADF4001
8
Table III. Reference Counter Latch Map
LDP
OPERATION
0
THREE CONSECUTIVE CYCLES OF PHASE DELAY LESS THAN
15ns MUST OCCUR BEFORE LOCK DETECT IS SET.
FIVE CONSECUTIVE CYCLES OF PHASE DELAY LESS THAN
15ns MUST OCCUR BEFORE LOCK DETECT IS SET.
1
ABP2
ABP1
ANTIBACKLASH PULSEWIDTH
0
0
1
1
0
1
0
1
2.9ns
1.3ns
6.0ns
2.9ns
R14
R13
R12
..........
R3
R2
R1
DIVIDE RATIO
0
0
0
0
.
.
.
1
0
0
0
0
.
.
.
1
0
0
0
0
.
.
.
1
..........
..........
..........
..........
..........
..........
..........
..........
0
0
0
1
.
.
.
1
0
1
1
0
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.
0
1
0
1
0
.
.
.
0
1
2
3
4
.
.
.
16380
1
1
1
..........
1
0
1
16381
1
1
1
..........
1
1
0
16382
1
1
1
..........
1
1
1
16383
TEST MODE BITS SHOULD
BE SET TO 00 FOR NORMAL
OPERATION
DB20
DB19
DB18
DB17
DB16
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
C2 (0)
C1 (0)
R1
R2
R3
R4
R5
R7
R14
ABP1
T2
LDP
R13
R6
CONTROL
BITS
ABP2
T1
DB21
R12
R11
R10
DB22
DB23
R8
R9
RESERVED
L
D
P
TEST
MODE
BITS
ANTI-
BACKLASH
WIDTH
14-BIT REFERENCE COUNTER
X
X
X
X = DON
T CARE
相關PDF資料
PDF描述
ADF4001 200 MHz Clock Generator PLL
ADF4001BCP 200 MHz Clock Generator PLL
ADF4007BCP-REEL High Frequency Divider/PLL Synthesizer
ADF4007 High Frequency Divider/PLL Synthesizer
ADF4007BCP High Frequency Divider/PLL Synthesizer
相關代理商/技術參數
參數描述
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