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參數資料
| 型號： | ADG729BRU |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 運動控制電子 |
| 英文描述： | CMOS, Low-Voltage, 2-Wire Serially-Controlled, Matrix Switches |
| 中文描述： | DUAL 4-CHANNEL, AUDIO/VIDEO SWITCH, PDSO16 |
| 封裝： | TSSOP-16 |
| 文件頁數： | 4/12頁 |
| 文件大小： | 150K |
| 代理商： | ADG729BRU |
–4–
REV. 0
ADG728/ADG729
TIMING CHARACTERISTICS
1
Parameter
Limit at T
MIN
, T
MAX
400
2.5
0.6
1.3
0.6
100
0.9
0
0.6
0.6
1.3
Unit
Conditions/Comments
f
SCL
t
1
t
2
t
3
t
4
t
5
t
62
kHz max
ms min
ms min
ms min
ms min
ns min
ms max
ms min
ms min
ms min
ms min
SCL Clock Frequency
SCL Cycle Time
t
HIGH
, SCL High Time
t
LOW
, SCL Low Time
t
HD, STA
, Start/Repeated Start Condition Hold Time
t
SU, DAT
, Data Setup Time
t
HD, DAT
, Data Hold Time
t
7
t
8
t
9
t
SU, STA
, Setup Time for Repeated Start
t
SU, STO
, Stop Condition Setup Time
t
BUF
, Bus Free Time Between a STOP Condition and
a Start Condition
t
R
, Rise Time of Both SCL and SDA when Receiving
t
10
300
20 + 0.1C
b3
250
300
20 + 0.1C
b3
400
50
ns max
ns min
ns max
ns max
ns min
pF max
ns max
t
11
t
F
, Fall Time of SDA when Receiving
t
F
, Fall Time of SDA when Transmitting
C
b
t
SP4
Capacitive Load for Each Bus Line
Pulsewidth of Spike Suppressed
NOTES
1
See Figure 1.
2
A master device must provide a hold time of at least 300 ns for the SDA signal (referred to the V
IH
min of the SCL signal) in order to bridge the undefined region of
the falling edge of SCL.
3
C
b
is the total capacitance of one bus line in pF. t
R
and t
F
measured between 0.3 V
DD
and 0.7 V
DD
.
4
Input filtering on both the SCL and SDA inputs suppress noise spikes which are less than 50 ns.
Specifications subject to change without notice.
t
3
t
2
t
1
t
4
t
8
t
6
t
5
t
9
t
7
t
4
t
11
t
10
SDA
SCL
START
CONDITION
START
CONDITION
REPEATED
START
CONDITION
STOP
CONDITION
Figure 1. 2-Wire Serial Interface Timing Diagram
(V
DD
= 2.7 V to 5.5 V. All specifications –40 C to +85 C, unless otherwise noted.)
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PDF描述 |
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