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參數資料
| 型號： | ADN2812ACP |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字傳輸電路 |
| 英文描述： | Continuous Rate 12.3 Mb/s to 2.7 Gb/s Clock and Data Recovery IC with Integrated Limiting Amp |
| 中文描述： | CLOCK RECOVERY CIRCUIT, QCC32 |
| 封裝： | 5 X 5 MM, MO-220VHHD-2, LFCSP-32 |
| 文件頁數： | 5/28頁 |
| 文件大小： | 478K |
| 代理商： | ADN2812ACP |
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ADN2812
OUTPUT AND TIMING SPECIFICATIONS
Table 3.
Parameter
CML OUPUT CHARACTERISTICS
(CLKOUTP/N, DATAOUTP/N)
Single-Ended Output Swing
Differential Output Swing
Output High Voltage
Output Low Voltage
CML Ouputs Timing
Rise Time
Fall Time
Setup Time
Hold Time
I
2
C INTERFACE DC CHARACTERISTICS
Input High Voltage
Input Low Voltage
Input Current
Output Low Voltage
I
2
C INTERFACE TIMING
SCK Clock Frequency
SCK Pulse Width High
SCK Pulse Width Low
Start Condition Hold Time
Start Condition Setup Time
Data Setup Time
Data Hold Time
SCK/SDA Rise/Fall Time
Stop Condition Setup Time
Bus Free Time between a Stop and a Start
REFCLK CHARACTERISTICS
Input Voltage Range
Minimum Differential Input Drive
Reference Frequency
Required Accuracy
LVTTL DC INPUT CHARACTERISTICS
Input High Voltage
Input Low Voltage
Input High Current
Input Low Current
LVTTL DC OUTPUT CHARACTERISTICS
Output High Voltage
Output Low Voltage
Rev. 0 | Page 5 of 28
Conditions
V
SE
(see Figure 3)
V
DIFF
(see Figure 3)
V
OH
V
OL
20% to 80%
80% to 20%
T
S
(see Figure 2), OC-48
T
H
(see Figure 2), OC-48
LVCMOS
V
IH
V
IL
V
IN
= 0.1 VCC or V
IN
= 0.9 VCC
V
OL
, I
OL
= 3.0 mA
(See Figure 11)
t
HIGH
t
LOW
t
HD;STA
t
SU;STA
t
SU;DAT
t
HD;DAT
T
R
/T
F
t
SU;STO
t
BUF
Optional lock to REFCLK mode
@ REFCLKP or REFCLKN
V
IL
V
IH
V
IH
V
IL
I
IH
, V
IN
= 2.4 V
I
IL
, V
IN
= 0.4 V
V
OH
, I
OH
= 2.0 mA
V
OL
, I
OL
= 2.0 mA
Min
300
600
VCC 0.6
150
150
0.7 VCC
10.0
600
1300
600
600
100
300
20 + 0.1 Cb
4
600
1300
12.3
2.0
5
2.4
Typ
350
700
VCC 0.35
95
95
200
200
0
VCC
100
100
Max
600
1200
VCC
VCC 0.3
112
123
250
250
0.3 VCC
+10.0
0.4
400
300
200
0.8
5
0.4
Unit
mV
mV
V
V
ps
ps
ps
ps
V
V
μA
V
kHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
V
V
mV p-p
MHz
ppm
V
V
μA
μA
V
V
4
C
b
= total capacitance of one bus line in pF. If mixed with Hs-mode devices, faster fall-times are allowed (see Table 6).
相關PDF資料 |
PDF描述 |
|---|---|
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| ADN2819ACP-CML | Multirate to 2.7 Gb/s Clock and Data Recovery IC with Integrated Limiting Amp |
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相關代理商/技術參數 |
參數描述 |
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