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參數(shù)資料
| 型號(hào)： | ADN2819ACP-CML |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Multirate to 2.7 Gb/s Clock and Data Recovery IC with Integrated Limiting Amp |
| 中文描述： | CLOCK RECOVERY CIRCUIT, QCC48 |
| 封裝： | 7 X 7 MM, MO-220-VKKD-2, LFCSP-48 |
| 文件頁數(shù)： | 8/24頁 |
| 文件大?。?/td> | 570K |
| 代理商： | ADN2819ACP-CML |
ADN2819
Rev. B | Page 8 of 24
T
S
T
H
CLKOUTP
DATAOUTP/N
0
Figure 3. Output Timing
RESISTANCE (k
)
0
100
18
16
0
m
8
6
4
2
12
10
14
THRADJ RESISTOR VS. LOSTRIP POINT
10
20
30
40
50
60
70
80
90
0
Figure 4. LOS Comparator Trip Point Programming
0
1
1
2
3
4
5
6
7
8
9
0
0
HYSTERESIS (dB)
10
9
0
F
5
4
3
2
7
6
8
1
Figure 5. LOS Hysteresis OC-3, –40°C, 3.6 V,
2
– 1 PRBS Input Pattern, R
TH
= 90 k
HYSTERESIS (dB)
18
16
0
F
8
6
4
2
12
10
14
0
0
1
1
2
3
4
5
6
7
8
9
0
Figure 6. LOS Hysteresis OC-12, –40°C, 3.6 V,
2
– 1 PRBS Input Pattern, R
TH
= 90 k
OUTP
OUTN
V
SE
V
CML
0V
OUTP–OUTN
V
SE
V
DIFF
0
Figure 7. Single-Ended vs. Differential Output Specifications
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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