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參數資料
| 型號： | ADSP-21061KS-200 |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 1/52頁 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 240MQFP |
| 產品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 同步串行端口（SSP） |
| 時鐘速率： | 50MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 128kB |
| 電壓 - 輸入/輸出： | 5.00V |
| 電壓 - 核心： | 5.00V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 240-BFQFP 裸露焊盤 |
| 供應商設備封裝： | 240-MQFP-EP（32x32） |
| 包裝： | 托盤 |
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SHARC and the SHARC logo are registered trademarks of Analog Devices, Inc.
Commercial Grade
SHARC DSP Microcomputer
Rev. D
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2013 Analog Devices, Inc. All rights reserved.
SUMMARY
High performance signal processor for communications,
graphics, and imaging applications
Super Harvard Architecture
Four independent buses for dual data fetch, instruction
fetch, and nonintrusive I/O
32-bit IEEE floating-point computation units—multiplier,
ALU, and shifter
Dual-ported on-chip SRAM and integrated I/O peripherals—a
complete system-on-a-chip
Integrated multiprocessing features
KEY FEATURES—PROCESSOR CORE
50 MIPS, 20 ns instruction rate, single-cycle instruction
execution
120 MFLOPS peak, 80 MFLOPS sustained performance
Dual data address generators with modulo and bit-reverse
addressing
Efficient program sequencing with zero-overhead looping:
single-cycle loop setup
IEEE JTAG Standard 1149.1 test access port and on-chip
emulation
32-bit single-precision and 40-bit extended-precision IEEE
floating-point data formats or 32-bit fixed-point data
format
240-lead MQFP package, thermally enhanced MQFP, 225-ball
plastic ball grid array (PBGA)
Lead (Pb) free packages. For more information, see Ordering
Figure 1. Functional Block Diagram
MULT
BARREL
SERIAL PORTS
(2)
4
6
IOP
REGISTERS
(MEMORY
MAPPED)
CONTROL,
STATUS AND
DATA BUFFERS
I/O PROCESSOR
TIMER
INSTRUCTION
CACHE
ADDR
DATA
ADDR
DATA
ADDR
TWO INDEPENDENT
DUAL-PORTED BLOCKS
PROCESSOR PORT
I/O PORT
DUAL-PORTED SRAM
JTAG
TEST AND
EMULATION
7
HOST PORT
ADDR BUS
MUX
IOA
17
IOD
48
MULTIPROCESSOR
INTERFACE
EXTERNAL
PORT
DATA BUS
MUX
48
32
24
DM ADDRESS BUS
PM DATA BUS
DM DATA BUS
BUS
CONNECT
(PX)
DAG1
32
48
40/32
CORE PROCESSOR
PROGRAM
SEQUENCER
B
LOCK
0
B
LOCK
1
8
4
32
DAG2
8
4
24
32
48-BIT
PM ADDRESS BUS
DATA
CONTROLLER
DMA
DATA
REGISTER
FILE
16
40-BIT
S
ALU
SHIFTER
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PDF描述 |
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| ADSP-21061L | 制造商:Analog Devices 功能描述: |
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