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參數(shù)資料
型號(hào)： ADSP-21061LKB-176
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： ADSP-2106x SHARC DSP Microcomputer Family
中文描述： 48-BIT, 44 MHz, OTHER DSP, PBGA225
封裝： PLASTIC, BGA-225
文件頁(yè)數(shù)： 21/47頁(yè)
文件大小： 367K
代理商： ADSP-21061LKB-176
ADSP-21061/ADSP-21061L
–21–
REV. B
ADSP-21061 (5 V)
Min
ADSP-21061L (3.3 V)
Min
Parameter
Max
Max
Unit
Timing Requirements:
t
DAD
t
DRLD
t
HDA
t
HDRH
t
DAAK
t
DSAK
Switching Characteristics:
t
DRHA
Address, Selects Hold after
RD
High
t
DARL
Address, Selects to
RD
Low
2
t
RW
RD
Pulsewidth
t
RWR
RD
High to
WR
,
RD
,
DMAG
x Low
t
SADADC
Address, Selects Setup before
ADRCLK High
2
Address, Selects Delay to Data Valid
1, 2
RD
Low to Data Valid
1
Data Hold from Address, Selects
3
Data Hold from
RD
High
3
ACK Delay from Address, Selects
2,
4
ACK Delay from
RD
Low
4
18 + DT + W
12 + 5DT/8 + W
18 + DT + W
12 + 5DT/8 + W
ns
ns
ns
ns
ns
ns
0.5
2.0
0.5
2.0
15 + 7DT/8 + W
8 + DT/2 + W
15 + 7DT/8 + W
8 + DT/2 + W
0 + H
2 + 3DT/8
12.5 + 5DT/8 + W
8 + 3DT/8 + HI
0 + H
2 + 3DT/8
12.5 + 5DT/8 + W
8 + 3DT/8 + HI
ns
ns
ns
ns
0 + DT/4
0 + DT/4
ns
W = (number of wait states specified in WAIT register)
×
t
.
HI = t
CK
(if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
H = t
CK
(if an address hold cycle occurs as specified in WAIT register; otherwise H = 0).
NOTES
1
Data Delay/Setup: User must meet t
or t
or synchronous specification t
SSDATI
.
2
The falling edge of
MS
x,
SW
, and
BMS
is referenced.
3
Data Hold: User must meet t
or t
HDRH
or synchronous specification t
HSDATI
. See
System Hold Time Calculation
under Test Conditions for the calculation of hold
times given capacitive and dc loads.
4
ACK Delay/Setup: User must meet t
DAAK
or t
DSAK
or synchronous specification t
SACKC
for deassertion of ACK (Low), all three specifications must be met for asser-
tion of ACK (High).
WR
,
DMAG
ACK
DATA
RD
ADDRESS
MS
x,
SW
BMS
t
DARL
t
RW
t
DAD
t
SADADC
t
DAAK
t
HDRH
t
HDA
t
RWR
t
DRLD
ADRCLK
(OUT)
t
DRHA
t
DSAK
Figure 13. Memory Read—Bus Master
Memory Read—Bus Master
Use these specifications for asynchronous interfacing to memo-
ries (and memory-mapped peripherals) without reference to
CLKIN. These specifications apply when the ADSP-21061 is
the bus master accessing external memory space. These switching
characteristics also apply for bus master synchronous read/write
timing (see Synchronous Read/Write—Bus Master). If these
timing requirements are met, the synchronous read/write timing
can be ignored (and vice versa).
相關(guān)PDF資料
PDF描述
ADSP-21061LKS-160 ADSP-2106x SHARC DSP Microcomputer Family
ADSP-21061LKS-176 ADSP-2106x SHARC DSP Microcomputer Family
ADSP-21062CS-160 ADSP-2106x SHARC DSP Microcomputer Family
ADSP-21062KS-133 ADSP-2106x SHARC DSP Microcomputer Family
ADSP-21062KS-160 ADSP-2106x SHARC DSP Microcomputer Family
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參數(shù)描述
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ADSP-21061LKS-176 制造商:Analog Devices 功能描述:DSP Floating-Point 32-Bit 44MHz 44MIPS 240-Pin MQFP Tray 制造商:Rochester Electronics LLC 功能描述:ADSP-21061L 44HZ, 3V SHARC - Bulk
ADSP-21061LKSZ-160 功能描述:IC DSP CONTROLLER 1MBIT 240MQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點(diǎn) 接口:I²C，McASP，McBSP 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:548-FCBGA（27x27） 包裝:托盤 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA
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