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參數(shù)資料
| 型號： | ADSP-21062LKB-160 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | ADSP-2106x SHARC DSP Microcomputer Family |
| 中文描述： | 48-BIT, 40 MHz, OTHER DSP, PBGA225 |
| 封裝： | PLASTIC, MS-034AAJ-2, BGA-225 |
| 文件頁數(shù)： | 21/48頁 |
| 文件大小： | 370K |
| 代理商： | ADSP-21062LKB-160 |
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ADSP-21062/ADSP-21062L
–21–
REV. C
Memory Write—Bus Master
Use these specifications for asynchronous interfacing to memo-
ries (and memory-mapped peripherals) without reference to
CLKIN. These specifications apply when the ADSP-21062 is
the bus master accessing external memory space. These switching
characteristics also apply for bus master synchronous read/write
timing (see Synchronous Read/Write–Bus Master). If these
timing requirements are met, the synchronous read/write timing
can be ignored (and vice versa).
ADSP-21062
Min
ADSP-21062L
Min
Parameter
Max
Max
Units
Timing Requirements:
t
DAAK
ACK Delay from Address, Selects
1, 2
t
DSAK
ACK Delay from
WR
Low
1
14 + 7DT/8 + W
8 + DT/2 + W
14 + 7DT/8 + W ns
8 + DT/2 + W
ns
Switching Characteristics:
t
DAWH
Address, Selects to
WR
Deasserted
2
t
DAWL
Address, Selects to
WR
Low
2
t
WW
WR
Pulsewidth
t
DDWH
Data Setup Before
WR
High
t
DWHA
Address Hold After
WR
Deasserted
t
DATRWH
Data Disable After
WR
Deasserted
3
t
WWR
WR
High to
WR
,
RD
,
DMAG
x Low
t
DDWR
Data Disable Before
WR
or
RD
Low
t
WDE
WR
Low to Data Enabled
t
SADADC
Address, Selects to ADRCLK High
2
17 + 15DT/16 + W
3 + 3DT/8
12 + 9DT/16 + W
7 + DT/2 + W
0.5 + DT/16 + H
1 + DT/16 + H
8 + 7DT/16 + H
5 + 3DT/8 + I
–1 + DT/16
0 + DT/4
17 + 15DT/16 + W
3 + 3DT/8
12 + 9DT/16 + W
7 + DT/2 + W
0.5 + DT/16 + H
1 + DT/16 + H
8 + 7DT/16 + H
5 + 3DT/8 + I
–1 + DT/16
0 + DT/4
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
6 + DT/16 + H
6 + DT/16 + H
W = (number of wait states specified in WAIT register)
×
t
.
H = t
CK
(if an address hold cycle occurs, as specified in WAIT register; otherwise H = 0).
I = t
CK
(if a bus idle cycle occurs, as specified in WAIT register; otherwise I = 0).
NOTES
1
ACK Delay/Setup: User must meet t
DAAK
or t
DSAK
or synchronous specification t
SACKC
for deassertion of ACK (Low), all three specifications must be met for asser-
tion of ACK (High).
2
The falling edge of
MS
x,
SW
,
BMS
is referenced.
3
See
System Hold Time Calculation
under Test Conditions for calculation of hold times given capacitive and dc loads.
RD
,
DMAG
ACK
DATA
WR
ADDRESS
MS
x ,
SW
BMS
t
DAWL
t
WW
t
SADADC
t
DAAK
t
WWR
t
WDE
ADRCLK
(OUT)
t
DDWR
t
DATRWH
t
DWHA
t
DDWH
t
DAWH
t
DSAK
Figure 14. Memory Write—Bus Master
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
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