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參數(shù)資料
| 型號(hào)： | ADSP-21266SKBC-2B |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | SHARC Embedded Processor |
| 中文描述： | 16-BIT, 66.67 MHz, OTHER DSP, PBGA136 |
| 封裝： | MO-205AE, BGA-136 |
| 文件頁(yè)數(shù)： | 30/44頁(yè) |
| 文件大小： | 426K |
| 代理商： | ADSP-21266SKBC-2B |
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Rev. B
|
Page 30 of 44
|
May 2005
ADSP-21266
Table 26. Serial Ports—Enable and Three-State
Parameter
Switching Characteristics
t
DDTEN
t
DDTTE
t
DDTIN
Min
Max
Unit
Data Enable from External Transmit SCLK
1
Data Disable from External Transmit SCLK
1
Data Enable from Internal Transmit SCLK
1
2
ns
ns
ns
7
–1
1
Referenced to drive edge.
Table 27. Serial Ports—External Late Frame Sync
Parameter
Switching Characteristics
t
DDTLFSE
Min
Max
Unit
Data Delay from Late External Transmit FS or External Receive FS
with MCE = 1, MFD = 0
1
Data Enable for MCE = 1, MFD = 0
1
7
ns
ns
t
DDTENFS
0.5
1
The t
DDTLFSE
and t
DDTENFS
parameters apply to left-justified sample pair mode as well as DSP serial mode, and MCE = 1, MFD = 0.
Figure 21. External Late Frame Sync
1
1
This figure reflects changes made to support left-justified sample pair mode.
DRIVE
SAMPLE
DRIVE
DAI_P201
(SCLK)
DAI_P20-1
(FS)
DAI_P20-1
(DATACHANNELA/B)
DRIVE
SAMPLE
DRIVE
LATE EXTERNAL TRANSMIT FS
EXTERNAL RECEIVEFS WITHMCE= 1, MFD= 0
1ST BIT
2NDBIT
DAI_P20-1
(SCLK)
DAI_P20-1
(FS)
1ST BIT
2NDBIT
t
HFSE/I
t
SFSE/I
t
DDTE/I
t
DDTENFS
t
DDTLFSE
t
HDTE/I
t
SFSE/I
t
DDTE/I
t
DDTENFS
t
DDTLFSE
t
HDTE/I
DAI_P20-1
(DATACHANNELA/B)
NOTE: SERIALPORTSIGNALS (SCLK, FS,
DATA CHANNELA/B
) AREROUTEDTO THE DAI_P[20:1] PINS
USINGTHE SRU. THE TIMINGSPECIFICATIONS PROVIDEDHERE AREVALIDAT THE DAI_P[20:1] PINS.
t
HFSE/I
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