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參數資料
型號: ADSP-21366SKBCZENG
廠商: ANALOG DEVICES INC
元件分類: 數字信號處理
英文描述: SHARC Processor
中文描述: 16-BIT, 55.55 MHz, OTHER DSP, PBGA136
封裝: LEAD FREE, MO-205AE, MBGA-136
文件頁數: 41/54頁
文件大小: 559K
代理商: ADSP-21366SKBCZENG
ADSP-21365/6
Preliminary Technical Data
Rev. PrA
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September 2004
SPI Interface—Slave
Table 37. SPI Interface Protocol —Slave Switching and Timing Specifications
Parameter
Timing Requirements
t
SPICLKS
t
SPICHS
t
SPICLS
t
SDSCO
Min
Max
Unit
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPIDS Assertion to First SPICLK Edge
CPHASE = 0
CPHASE = 1
Last SPICLK Edge to SPIDS Not Asserted, CPHASE = 0
Data Input Valid to SPICLK edge (Data Input Set-up Time)
SPICLK Last Sampling Edge to Data Input Not Valid
SPIDS Deassertion Pulse Width (CPHASE=0)
4 × t
PCLK
2 × t
PCLK
2 × t
PCLK
– 2
ns
ns
ns
ns
2 × t
PCLK
2 × t
PCLK
2 × t
PCLK
2
2
2 × t
PCLK
t
HDS
t
SSPIDS
t
HSPIDS
t
SDPPW
ns
ns
ns
ns
Switching Characteristics
t
DSOE
t
DSDHI
t
DDSPIDS
t
HDSPIDS
t
DSOV
SPIDS Assertion to Data Out Active
SPIDS Deassertion to Data High Impedance
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
SPIDS Assertion to Data Out Valid (CPHASE=0)
0
0
4
4
9.4
ns
ns
ns
ns
ns
2 × t
PCLK
5 × t
PCLK
Figure 34. SPI Slave Timing
t
HSPIDS
t
DDSPIDS
t
DSDHI
LSB
MSB
MSB
VALID
t
DSOE
t
DDSPIDS
t
HDLSBS
MISO
(OUTPUT)
MOSI
(INPUT)
t
SSPIDS
SPIDS
(INPUT)
SPICLK
(CP = 0)
(INPUT)
SPICLK
(CP = 1)
(INPUT)
t
SDSCO
t
SPICHS
t
SPICLS
t
SPICLS
t
SPICLKS
t
HDS
t
SPICHS
t
SSPIDS
t
HSPIDS
t
DSDHI
LSB
VALID
MSB
MSB
VALID
t
DSOE
t
DDSPIDS
MISO
(OUTPUT)
MOSI
(INPUT)
t
SSPIDS
LSB
VALID
LSB
CPHASE=1
CPHASE=0
t
SDPPW
t
DSOV
t
HDLSBS
相關PDF資料
PDF描述
ADSP-21366SBBCZENG SHARC Processor
ADSP-21366SBSQZENG SHARC Processor
ADSP-21366SCSQZENG SHARC Processor
ADSP-21366SKSQ-ENG SHARC Processor
ADSP-21366SBBC-ENG SHARC Processor
相關代理商/技術參數
參數描述
ADSP-21366SKSQ-ENG 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor
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ADSP-21367 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processors
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