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參數(shù)資料
| 型號： | ADSP-2186MKCA-300 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | CAP 33PF 50V 1206 |
| 中文描述： | 24-BIT, 37.5 MHz, OTHER DSP, PBGA144 |
| 封裝： | MINI, BGA-144 |
| 文件頁數(shù)： | 23/40頁 |
| 文件大小： | 288K |
| 代理商： | ADSP-2186MKCA-300 |
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REV. 0
ADSP-2186M
–23–
Parameter
Min
Max
Unit
Clock Signals and Reset
Timing Requirements:
t
CKI
t
CKIL
t
CKIH
Switching Characteristics:
t
CKL
t
CKH
t
CKOH
Control Signals Timing Requirements
:
t
RSP
t
MS
t
MH
CLKIN Period
CLKIN Width Low
CLKIN Width High
26.6
8
8
80
ns
ns
ns
CLKOUT Width Low
CLKOUT Width High
CLKIN High to CLKOUT High
0.5t
CK
–
2
0.5t
CK
–
2
0
ns
ns
ns
13
RESET
Width Low
Mode Setup before
RESET
High
Mode Hold after
RESET
High
5t
CK1
2
5
ns
ns
ns
NOTE
1
Applies after power-up sequence is complete. Internal phase lock loop requires no more than 2000 CLKIN cycles assuming stable CLKIN (not including crystal
oscillator start-up time).
t
CKOH
t
CKH
t
CKI
t
CKIH
t
CKIL
t
CKL
t
MH
t
MS
CLKIN
CLKOUT
PF(3:0)
*
RESET
*
PF3 IS MODE D, PF2 IS MODE C, PF1 IS MODE B, PF0 IS MODE A
Figure 21. Clock Signals
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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