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參數(shù)資料
| 型號： | ADUC836BCP |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MicroConverter, Dual 16-Bit-ADCs with Embedded 62 kB Flash MCU |
| 中文描述： | 8-BIT, FLASH, 12.58 MHz, MICROCONTROLLER, QCC56 |
| 封裝： | 8 X 8 MM, ROHS COMPLIANT, MO-220-VLLD-2, LFCSP-56 |
| 文件頁數(shù)： | 76/80頁 |
| 文件大小： | 5913K |
| 代理商： | ADUC836BCP |
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ADuC836
–76–
Parameter Min
SPI MASTER MODE TIMING (CPHA = 0)
t
SL
SCLOCK Low Pulsewidth
*
t
SH
SCLOCK High Pulsewidth
*
t
DAV
Data Output Valid after SCLOCK Edge
t
DOSU
Data Output Setup before SCLOCK Edge
t
DSU
Data Input Setup Time before SCLOCK Edge 100
t
DHD
Data Input Hold Time after SCLOCK Edge 100
t
DF
Data Output Fall Time
t
DR
Data Output Rise Time
t
SR
SCLOCK Rise Time
t
SF
SCLOCK Fall Time
Typ Max
Unit
630
630
50
150
10 25
10 25
10 25
10 25
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
*
Characterized under the following conditions:
1. Core clock divider bits CD2, CD1, and CD0 in PLLCON SFR set to 0, 1, and 1 respectively, i.e., core clock frequency = 1.57 MHz.
2. SPI bit rate selection bits SPR1 and SPR0 in SPICON SFR are both set to 0.
SCLOCK
(CPOL = 0)
SCLOCK
(CPOL = 1)
MOSI
MISO
MSB IN
BITS 6–1
BITS 6–1
LSB IN
LSB
MSB
t
DAV
t
DF
t
DR
t
SR
t
SF
t
DHD
t
DSU
t
SH
t
SL
Figure 76. SPI Master Mode Timing (CPHA = 0)
REV. A
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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