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參數資料
| 型號： | ADUC848BCP62-5 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MicroConverter Multichannel 24-/16-Bit ADCs with Embedded 62 kB Flash and Single-Cycle MCU |
| 中文描述： | 8-BIT, FLASH, 12.58 MHz, MICROCONTROLLER, QCC56 |
| 封裝： | 8 X 8 MM, MO-220-VLLD-2, LFCSP-56 |
| 文件頁數： | 99/108頁 |
| 文件大小： | 1109K |
| 代理商： | ADUC848BCP62-5 |
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ADuC845/ADuC847/ADuC848
Table 68.
SPI MASTER MODE TIMING (CPHA = 1) Parameter
t
SL
SCLOCK Low Pulse Width
1
t
SH
SCLOCK High Pulse Width
1
t
DAV
Data Output Valid after SCLOCK Edge
t
DSU
Data Input Setup Time before SCLOCK Edge
t
DHD
Data Input Hold Time after SCLOCK Edge
t
DF
Data Output Fall Time
t
DR
Data Output Rise Time
t
SR
SCLOCK Rise Time
t
SF
SCLOCK Fall Time
____________________________________________
Rev. A | Page 99 of 108
Min
100
100
Typ
635
635
10
10
10
10
Max
50
25
25
25
25
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
1
Characterized under the following conditions:
a. Core clock divider bits CD2, CD1, and CD0 in PLLCON SFR set to 0, 1, and 1, respectively, that is, core clock frequency = 1.57 MHz.
b. SPI bit-rate selection bits SPR1 and SPR0 in SPICON SFR set to 0 and 0, respectively.
SCLOCK
(CPOL = 0)
t
DSU
SCLOCK
(CPOL = 1)
MOSI
MISO
MSB
LSB
LSB IN
BITS 6–1
BITS 6–1
t
DHD
t
DR
t
DAV
t
DF
t
SH
t
SL
t
SR
t
SF
MSB IN
0
Figure 75. SPI Master Mode Timing (CHPA = 1)
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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