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您現在的位置：買賣IC網 > PDF目錄21992 > AGLE3000V5-FGG484 (Microsemi SoC)IC FPGA IGLOOE 1.5V 484FPBGA PDF資料下載

參數資料

型號：	AGLE3000V5-FGG484
廠商：	Microsemi SoC
文件頁數：	6/166頁
文件大小：	0K
描述：	IC FPGA IGLOOE 1.5V 484FPBGA
標準包裝：	60
系列：	IGLOOe
邏輯元件/單元數：	75264
RAM 位總計：	516096
輸入/輸出數：	341
門數：	3000000
電源電壓：	1.425 V ~ 1.575 V
安裝類型：	表面貼裝
工作溫度：	0°C ~ 70°C
封裝/外殼：	484-BGA
供應商設備封裝：	484-FPBGA（23x23）
其它名稱：	1100-1118

第1頁第2頁第3頁第4頁第5頁當前第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁

IGLOOe Low Power Flash FPGAs

Revision 13

2-89

Global Tree Timing Characteristics

Global clock delays include the central rib delay, the spine delay, and the row delay. Delays do not

include I/O input buffer clock delays, as these are I/O standard–dependent, and the clock may be driven

and conditioned internally by the CCC module. For more details on clock conditioning capabilities, refer

to the "Clock Conditioning Circuits" section on page 2-91. Table 2-139 and Table 2-141 present minimum

and maximum global clock delays within the device. Minimum and maximum delays are measured with

minimum and maximum loading.

Timing Characteristics

1.5 V DC Core Voltage

Table 2-139 AGLE600 Global Resource

Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V

Parameter

Description

Std.

Units

Min.1

Max.2

tRCKL

Input Low Delay for Global Clock

1.48

1.82

tRCKH

Input High Delay for Global Clock

1.52

1.94

tRCKMPWH

Minimum Pulse Width High for Global Clock

1.18

tRCKMPWL

Minimum Pulse Width Low for Global Clock

1.15

tRCKSW

Maximum Skew for Global Clock

0.42

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential element,

located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element, located in a fully

loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.

Table 2-140 AGLE3000 Global Resource