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參數(shù)資料
| 型號(hào)： | CY28510 |
| 英文描述： | Clocks and Buffers |
| 中文描述： | 時(shí)鐘和緩沖器 |
| 文件頁(yè)數(shù)： | 1/13頁(yè) |
| 文件大小： | 93K |
| 代理商： | CY28510 |
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Peripheral I/O Clock Generator
CY28510
Cypress Semiconductor Corporation
Document #: 38-07542 Rev. **
3901 North First Street
San Jose
CA 95134
408-943-2600
Revised April 28, 2003
510
Features
15 33.27-MHz or 66.669-MHz clock outputs
1 REF 14.318 MHz
Divide by 2, spread spectrum and output enable all se-
lectable on a per-output basis via I
2
C register bits
Divide by 2 mode default values strappable on a
per-group basis
Output Enable pin controls all outputs
I
2
C Compatible Programmability With Block and Byte
Modes
I
2
C Operates Up to 1MHz
I
2
C Address Selection of D0, D2, D4 or D6
48 Pin SSOP Package
Block Diagram
Pin Configuration
C
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
1
2
3
4
5
6
7
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDX
VSSX
XIN
XOUT
VDDC
GFS3
REF
GFS0
ADDSEL0
ADDSEL1
VSSC
CLK_STOP#
SCLK
SDATA
GFS1
GFS2
OE
CLKG3
VDDQ3
VSSQ3
VSSQ2
CLKG2_1
CLKG0_0
CLKG0_1
VSSQ0
CLKG0_2
VDDQ0
VSSQ0
CLKG0_3
VDDQ0
CLKG0_4
VDDQ0
CLKG0_5
CLKG0_6
CLKG0_7
VSSQ0
VDDQ1
CLKG1_0
CLKG1_1
VSSQ1
VDDQ1
CLKG1_2
CLKG1_3
VSSQ1
VDDA
VSSA
VDDQ2
CLKG2_0
÷
2
Mux
÷
2
Mux
÷
2
Mux
÷
2
Mux
÷
2
Mux
÷
2
Mux
÷
2
Mux
CLKG0_0
CLKG0_1
CLKG0_5
CLKG0_2
CLKG0_3
CLKG0_4
CLKG0_6
CLKG0_7
CLKG1_0
CLKG1_3
CLKG1_2
CLKG1_1
CLKG3
CLKG2_1
CLKG2_0
PLL 1
with
66MHz
66MHz
÷
2
Mux
÷
2
Mux
÷
2
Mux
÷
2
Mux
÷
2
Mux
÷
2
Mux
÷
2
Mux
÷
2
Mux
GFS0
(Group Frequency Select, 33 or 66MHz)
GFS2
GFS3
XIN
OE
PLL 2 no
Spread
SCLK
SDATA
I2C
ADDSEL(0:1)
CLK_STOP#
REF
GFS1
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