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參數(shù)資料
| 型號(hào)： | CY7C09349AV-9AC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 3.3V 4K/8K x 18 Synchronous Dual-Port Static RAM |
| 中文描述： | 4K X 18 DUAL-PORT SRAM, 9 ns, PQFP100 |
| 封裝： | PLASTIC, TQFP-100 |
| 文件頁(yè)數(shù)： | 1/16頁(yè) |
| 文件大小： | 321K |
| 代理商： | CY7C09349AV-9AC |
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3.3V 4K/8K x 18
Synchronous Dual-Port Static RAM
High-speed clock to data access 9 and 12 ns (max.)
3.3V Low operating power
—Active = 135 mA (typical)
—Standby = 10
μ
A (typical)
Fully synchronous interface for easier operation
Burst counters increment addresses internally
—Shorten cycle times
—Minimize bus noise
—Supported in Flow-Through and Pipelined modes
Dual Chip Enables for easy depth expansion
Upper and lower byte controls for bus matching
Automatic power-down
Commercial and Industrial temperature ranges
Available in 100-pin TQFP
CY7C09349AV
CY7C09359AV
Cypress Semiconductor Corporation
3901 North First Street
San Jose
CA 95134
408-943-2600
November 13, 2000
1
Features
True dual-ported memory cells which allow simulta-
neous access of the same memory location
Two Flow-Through/Pipelined devices
—4K x 18 organization (CY7C09349AV)
—8K x 18 organization (CY7C09359AV)
Three Modes
—Flow-Through
—Pipelined
—Burst
Pipelined output mode on both ports allows fast 83-MHz
operation
0.35-micron CMOS for optimum speed/power
Notes:
1.
A
0
–A
11
for 4K; A
0
–A
12
for 8K devices.
Logic Block Diagram
R/W
L
UB
L
1
0
0/1
CE
0L
CE
1L
LB
L
OE
L
1b
0/1
0b 1a 0a
b
FT/Pipe
L
I/O
9L
–I/O
17L
I/O
0L
–I/O
8L
I/O
Control
Counter/
Address
Register
Decode
A
0L
–A
11/12L
CLK
L
ADS
L
CNTEN
L
CNTRST
L
True Dual-Ported
RAM Array
R/W
R
UB
R
1
0
0/1
CE
0R
CE
1R
LB
R
OE
R
1b
0/1
0b
1a
0a
b
a
FT/Pipe
R
I/O
Control
Counter/
Address
Register
Decode
12/13
9
9
I/O
9R
–I/O
17R
I/O
0R
–I/O
8R
A
0R
–A
11/12R
CLK
R
ADS
R
CNTEN
R
CNTRST
R
12/13
9
9
[1]
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C09349AV | 3.3V 4K x 18 Synchronous Dual-Port Static RAM(3.3V 4K x 18 同步雙端口靜態(tài) RAM) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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