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首頁(yè) > 技術(shù)資料 > EDA/PLD （共有 1888 條 EDA/PLD）

基于CAN核的四冗余通信板設(shè)計(jì)與仿真

Maxim推出業(yè)內(nèi)首款完全集成的可編程HPC芯片

優(yōu)化FPGA功耗的設(shè)計(jì)技術(shù)

BittWare發(fā)布SP/S4AM用于Stratix FPGA的信號(hào)處理

采用FPGA實(shí)現(xiàn)發(fā)電機(jī)組頻率測(cè)量計(jì)的設(shè)計(jì)

低頻數(shù)字相位（頻率）測(cè)量的CPLD實(shí)現(xiàn)

C語(yǔ)言類型轉(zhuǎn)換

基于Max+PlUsⅡ和VHDL的電子密碼鎖設(shè)計(jì)

賽靈思高性能40nm Virtex-6 FPGA系列通過(guò)驗(yàn)證

基于C++TCL PLI聯(lián)合仿真下的芯片驗(yàn)證方法研究

借助物理綜合提高FPGA設(shè)計(jì)效能

雷達(dá)視頻積累算法在FPGA上的實(shí)現(xiàn)

采用FPGA和DSP直接控制硬盤(pán)實(shí)現(xiàn)存儲(chǔ)控制的方法

利用基于SystemC/TLM的方法學(xué)進(jìn)行IP開(kāi)發(fā)和FPGA建模

基于EDA 技術(shù)（FPGA）的自動(dòng)門(mén)控制系統(tǒng)設(shè)計(jì)

C/C++數(shù)組名與指針區(qū)別深層探索

采用中檔FPGA設(shè)計(jì)面向PCI Express系統(tǒng)的解決方案

HDL設(shè)計(jì)和驗(yàn)證與System Generator相結(jié)合

利用EDA工具提高系統(tǒng)級(jí)芯片測(cè)試的效率

C語(yǔ)言編譯過(guò)程總結(jié)詳解

C語(yǔ)言中結(jié)構(gòu)體與聯(lián)合體的簡(jiǎn)單用法

C語(yǔ)言結(jié)構(gòu)體定義

標(biāo)準(zhǔn)I/O庫(kù)函數(shù)：fgets與gets比較分析

約瑟夫問(wèn)題C語(yǔ)言代碼實(shí)現(xiàn)過(guò)程

C語(yǔ)言動(dòng)態(tài)內(nèi)存分配函數(shù)解析

采用FPGA實(shí)現(xiàn)100G光傳送網(wǎng)

基于VHDL語(yǔ)言的按鍵消抖電路設(shè)計(jì)及仿真

FPGA單芯片四核二乘二取二的安全系統(tǒng)

DSP與CPLD的輸電線路局部氣象監(jiān)測(cè)裝置設(shè)計(jì)

FPGA的時(shí)鐘頻率同步設(shè)計(jì)

FPGA中SPI復(fù)用配置的編程方法

基于FPGA的提取位同步時(shí)鐘DPLL設(shè)計(jì)

基于PLD的CCD Sensor驅(qū)動(dòng)邏輯設(shè)計(jì)

基于改進(jìn)型二步索引算法OSD電路的FPGA實(shí)現(xiàn)

基于FPGA的級(jí)聯(lián)結(jié)構(gòu)FFT處理器的優(yōu)化設(shè)計(jì)

CVSD算法分析及其在FPGA中的實(shí)現(xiàn)

具有64位數(shù)據(jù)檢糾錯(cuò)功能的FPGA模塊設(shè)計(jì)

直流斬波電路的Matlab/Simulink仿真研究

基于CPLD的超聲相控陣相控發(fā)射與同步系統(tǒng)的實(shí)現(xiàn)

CPLD通用寫(xiě)入器設(shè)計(jì)與開(kāi)發(fā)

CPLD在基于PCI總線的功率模塊設(shè)計(jì)中的應(yīng)用

應(yīng)用于晶體管圖示儀的CPLD控制器設(shè)計(jì)

利用strstr和sscanf解析GPS信息

再讀標(biāo)準(zhǔn)IO中的讀函數(shù)

C語(yǔ)言中宏定義和函數(shù)的取舍

cmake 簡(jiǎn)介

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