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參數資料
| 型號： | DJIXPPED0QE000 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發器 |
| 文件頁數： | 206/226頁 |
| 文件大小： | 1575K |
| 代理商： | DJIXPPED0QE000 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
208
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
9
Reserved
Write as 0, ignore on Read.
R/W
0
8
TP Loopback
(10BASE-T)
0 = Normal operation
1 = Disable twisted-pair loopback during half-duplex
operation
Note:
Valid function in SMII and S-SMII modes only.
R/W
1
7
Reserved
Write as 1, ignore on Read
R/W
1
6
Reserved
Write as 0, ignore on Read
R/W
0
5
Preamble Enable
10 Mbps
0 = No preamble (default)
1 = Preamble enabled
NOTE:
Default for BGA15 package is 0.
R/W
LSHR
2,4
100
Mbps
No effect
N/A
4
Reserved
Write as 0, ignore on Read
R/W
0
3
Reserved
Write as 0, ignore on Read
R/W
0
2
Far End Fault
Transmission
Enable
0 = Disable Far End Fault transmission
1 = Enable Far End Fault transmission
R/W
1
Invalid for
BGA15
Write as '0', ignore on Read (BGA15).
1
Reserved
Write as 0, ignore on Read.
R/W
0
0
Fiber Select
5
0 = Select twisted-pair mode for this port
1 = Select fiber mode for this port
R/W
LSHR
2,3
Reserved for
BGA15
Write as '0', ignore on Read (BGA15).
NOTE:
Default for BGA15 is 0.
Table 92. Port Configuration Register (Address 16, Hex 10) (Sheet 2 of 2)
Bit
Name
Description
Type
1
Default
1. R/W = Read/Write
2. LSHR = Default value is derived from a single device input pin state or a group of device input pin states as
the pin(s) are latched at startup or hardware reset.
3. The default value of Register bit 16.0 is determined by the G_FX/TP pin.
If G_FX/TP is tied Low, the default value of Register bit 16.0 = 0. If G_FX/TP is not tied Low, the default
value of Register bit 16.0 = 1. The BGA15 package does not have a G_FX/TP hardware configuration pin.
4. The default value of Register bit 16.5 is determined by the PREASEL pin. The BGA15 package does not
have a PREASEL hardware configuration pin and has a default of 0.
5. The BGA15 package does not support fiber. Default for the BGA15 package is 0.
6. NA means the bits do not have a default value and may initially contain any value.
相關PDF資料 |
PDF描述 |
|---|---|
| DJIXPPED0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPED0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPED0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJLXTEAD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJLXTEAD0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關代理商/技術參數 |
參數描述 |
|---|---|
| DJIXPPED0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPED0SE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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