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參數資料
| 型號： | EP1S20F484I6 |
| 廠商： | Altera |
| 文件頁數： | 60/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 20K LE 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產品變化通告： | Package Height Change 03/March/2008 |
| 標準包裝： | 20 |
| 系列： | Stratix® |
| LAB/CLB數： | 1846 |
| 邏輯元件/單元數： | 18460 |
| RAM 位總計： | 1669248 |
| 輸入/輸出數： | 361 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-2086 |
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2–128
Altera Corporation
Stratix Device Handbook, Volume 1
July 2005
I/O Structure
Figure 2–71. LVDS Input Differential On-Chip Termination
I/O banks on the left and right side of the device support LVDS receiver
(far-end) differential termination.
Table 2–33 shows the Stratix device differential termination support.
Table 2–34 shows the termination support for different pin types.
The differential on-chip resistance at the receiver input buffer is
118
Ω ±20 %.
RD
+
+
Transmitting
Device
Receiving Device with
Differential Termination
Z0
Table 2–33. Differential Termination Supported by I/O Banks
Differential Termination Support
I/O Standard Support
Top & Bottom
Banks (3, 4, 7 & 8)
Left & Right Banks
(1,2,5 & 6)
Differential termination (1), (2)
LVDS
v
Notes to Table 2–33:
(1)
Clock pin CLK0, CLK2, CLK9, CLK11, and pins FPLL[7..10]CLK do not support differential termination.
(2)
Differential termination is only supported for LVDS because of a 3.3-V VCCIO.
Table 2–34. Differential Termination Support Across Pin Types
Pin Type
RD
Top and bottom I/O banks (3, 4, 7, and 8)
DIFFIO_RX[]
v
CLK[0,2,9,11],CLK[4-7],CLK[12-15]
CLK[1,3,8,10]
v
FCLK
FPLL[7..10]CLK
相關PDF資料 |
PDF描述 |
|---|---|
| VI-273-CW-F3 | CONVERTER MOD DC/DC 24V 100W |
| GEM25DSEH-S13 | CONN EDGECARD 50POS .156 EXTEND |
| XM3B-2522-111 | CONNECTOR |
| AIMC-0805-2N2S-T | INDUCTOR MULTILAYER 2.2NH 0805 |
| EP2S30F672C3N | IC STRATIX II FPGA 30K 672-FBGA |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP1S20F484I6N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S20F672C6 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 1846 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S20F672C6N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 1846 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S20F672C7 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 1846 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S20F672C7N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 1846 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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