- 您現在的位置：買賣IC網 > PDF目錄375767 > FDC37N958FRTQFP (Electronic Theatre Controls, Inc.) DIODE ZENER SINGLE 200mW 5.1Vz 5mA-Izt 0.0588 2uA-Ir 2 SOD-323 3K/REEL PDF資料下載
參數資料
| 型號： | FDC37N958FRTQFP |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | DIODE ZENER SINGLE 200mW 5.1Vz 5mA-Izt 0.0588 2uA-Ir 2 SOD-323 3K/REEL |
| 中文描述： | 筆記本電腦的I / O控制器，具有增強型鍵盤和系統控制 |
| 文件頁數： | 89/316頁 |
| 文件大小： | 999K |
| 代理商： | FDC37N958FRTQFP |
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SMSC DS – FDC37N958FR
Page 83
Rev. 09/01/99
INTERRUPT IDENTIFICATION REGISTER (IIR)
Address Offset = 2H, DLAB = X, READ
By accessing this register, the host CPU can
determine the highest priority interrupt and its
source. Four levels of priority interrupt exist.
They are in descending order of priority:
1. Receiver Line Status (highest priority)
2. Received Data Ready
3. Transmitter Holding Register Empty
4. MODEM Status (lowest priority)
Information indicating that a prioritized interrupt is
pending and the source of that interrupt is stored
in the Interrupt Identification Register (refer to
Interrupt Control Table). When the CPU
accesses the IIR, the Serial Port freezes all
interrupts and indicates the highest priority
pending interrupt to the CPU. During this CPU
access, even if the Serial Port records new
interrupts, the current indication does not change
until access is completed. The contents of the IIR
are described below.
BIT 0
This bit can be used in either a hardwired
prioritized or polled environment to indicate
whether an interrupt is pending. When bit 0 is a
logic "0", an interrupt is pending and the contents
of the IIR may be used as a pointer to the
appropriate internal service routine. When bit 0 is
a logic "1", no interrupt is pending.
BITS 1 and 2
These two bits of the IIR are used to identify the
highest priority interrupt pending as indicated by
the Interrupt Control Table.
BIT 3
In non-FIFO mode, this bit is a logic "0". In FIFO
mode this bit is set along with bit 2 when a timeout
interrupt is pending.
BITS 4 and 5
These bits of the IIR are always logic "0".
BITS 6 and 7
These two bits are set when the FIFO CONTROL
Register bit 0 equals 1.
Table 38
- Interrupt Control Table
FIFO
MODE
ONLY
INTERRUPT
IDENTIFICATION
REGISTER
INTERRUPT SET AND RESET FUNCTIONS
BIT 3
0
0
BIT 2
0
1
BIT 1
0
1
BIT 0
1
0
PRIORITY
LEVEL
-
Highest
INTERRUPT
TYPE
None
Receiver Line
Status
INTERRUPT
SOURCE
None
Overrun Error,
Parity Error,
Framing Error or
Break Interrupt
INTERRUPT
RESET
CONTROL
-
Reading the Line
Status Register
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