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參數資料
| 型號： | GS832418C-200 |
| 廠商： | GSI TECHNOLOGY |
| 元件分類： | DRAM |
| 英文描述： | 2M x 18, 1M x 36, 512K x 72 36Mb S/DCD Sync Burst SRAMs |
| 中文描述： | 2M X 18 CACHE SRAM, 7.5 ns, PBGA209 |
| 封裝： | 14 X 22 MM, 1 MM PITCH, BGA-209 |
| 文件頁數： | 9/46頁 |
| 文件大小： | 1149K |
| 代理商： | GS832418C-200 |
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Rev: 1.00 10/2001
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
9/46
2001, Giga Semiconductor, Inc.
Preliminary
GS832418(B/C)/GS832436(B/C)/GS832472(C)
GS832418/36 119-Bump BGA Pin Description
Pin Location
P4, N4
Symbol
A
0
, A
1
Type
I
Description
Address field LSBs and Address Counter Preset Inputs
R2, C3, B3, C2, A2, A3, A5, A6, T3,
T5, R6, C5, B5, C6, B6, B2
T4, T6
T2
T2, T6, T4
K7, L7, N7, P7, K6, L6, M6, N6
H7, G7, E7, D7, H6, G6, F6, E6
H1, G1, E1, D1, H2, G2, F2, E2
K1, L1, N1, P1, K2, L2, M2, N2
An
I
Address Inputs
An
NC
An
Address Input (x36 Version)
No Connect (x36 Version)
Address Input (x18 Version)
—
I
DQ
A1
–DQ
A8
DQ
B1
–DQ
B8
DQ
C1
–DQ
C8
DQ
D1
–DQ
D8
DQ
A9
, DQ
B9
,
DQ
C9
, DQ
D9
B
A
, B
B
, B
C
, B
D
DQ
A1
–DQ
A9
DQ
B1
–DQ
B9
B
A
, B
B
I/O
Data Input and Output pins. (x36 Version)
P6, D6, D2, P2
I/O
Data Input and Output pins. (x36 Version)
L5, G5, G3, L3
I
Byte Write Enable for DQ
A
, DQ
B
, DQ
C
, DQ
D
I/Os; active low (x36 Version)
P7, N6, L6, K7, H6, G7, F6, E7, D6
D1, E2, G2, H1, K2, L1, M2, N1, P2
L5, G3
B1, C1, R1, T1, U6, B7, C7, J3, J5,
R7
P6, N7, M6, L7, K6, H7, G6, E6, D7,
D2, E1, F2, G1, H2, K1, L2, N2, P1,
G5, L3
K4
M4
H4
E4
F4
G4
A4, B4
T7
R5
R3
I/O
Data Input and Output pins (x18 Version)
I
Byte Write Enable for DQ
A
, DQ
B
I/Os; active low (x18 Version)
NC
—
No Connect
NC
—
No Connect (x18 Version)
CK
BW
GW
E
1
G
ADV
I
I
I
I
I
I
I
I
I
I
Clock Input Signal; active high
Byte Write—Writes all enabled bytes; active low
Global Write Enable—Writes all bytes; active low
Chip Enable; active low
Output Enable; active low
Burst address counter advance enable; active low
Address Strobe (Processor, Cache Controller); active low
Sleep mode control; active high
Flow Through or Pipeline mode; active low
Linear Burst Order mode; active low
FLXDrive Output Impedance Control (Low = Low Impedance [High Drive],
High = High Impedance [Low Drive])
Single Cycle Deselect/Dual Cyle Deselect Mode Control (x36 version)
ADSP, ADSC
ZZ
FT
LBO
D4
ZQ
I
L4
SCD
I
U2
TMS
I
Scan Test Mode Select
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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