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參數(shù)資料
| 型號： | GS88136BD-250 |
| 廠商： | GSI TECHNOLOGY |
| 元件分類： | DRAM |
| 英文描述： | 512K x 18, 256K x 32, 256K x 36 9Mb Sync Burst SRAMs |
| 中文描述： | 256K X 36 CACHE SRAM, 5.5 ns, PBGA165 |
| 封裝： | 13 X 15 MM, 1 MM PITCH, FBGA-165 |
| 文件頁數(shù)： | 11/39頁 |
| 文件大?。?/td> | 791K |
| 代理商： | GS88136BD-250 |
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Mode Pin Functions
Mode Name
Pin Name
State
L
H
L
H or NC
L or NC
Function
Linear Burst
Interleaved Burst
Flow Through
Pipeline
Active
Standby, I
DD
= I
SB
Burst Order Control
LBO
Output Register Control
FT
Power Down Control
ZZ
H
GS88118B(T/D)/GS88132B(T/D)/GS88136B(T/D)
Rev: 1.05 11/2005
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
11/39
2002, GSI Technology
Note:
There is a pull-up device on the FT pin and a pull-down device on the ZZ pin, so this input pin can be unconnected and the chip will operate in
the default states as specified in the above tables.
Note:
The burst counter wraps to initial state on the 5th clock.
Note:
The burst counter wraps to initial state on the 5th clock.
Linear Burst Sequence
A[1:0] A[1:0] A[1:0] A[1:0]
1st address
00
01
10
11
2nd address
01
10
11
00
3rd address
10
11
00
01
4th address
11
00
01
10
Interleaved Burst Sequence
A[1:0] A[1:0] A[1:0] A[1:0]
1st address
00
01
10
11
2nd address
01
00
11
10
3rd address
10
11
00
01
4th address
11
10
01
00
Burst Counter Sequences
BPR 1999.05.18
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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