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參數資料
| 型號： | ICS558G-01LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/6頁 |
| 文件大小： | 0K |
| 描述： | IC CLK BUFF DVDR MUX 2:4 16TSSOP |
| 標準包裝： | 96 |
| 系列： | ClockBlocks™ |
| 類型： | 扇出緩沖器（分配），除法器，多路復用器 |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:4 |
| 差分 - 輸入:輸出： | 是/無 |
| 輸入： | CMOS，PECL |
| 輸出： | 三態，CMOS |
| 頻率 - 最大： | 250MHz |
| 電源電壓： | 2.375 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 16-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | 558G-01LF 800-2371-5 ICS558G-01LF-ND |
DATASHEET
PECL/CMOS TO CMOS CLOCK DRIVER
ICS558-01
IDT / ICS PECL/CMOS TO CMOS CLOCK DRIVER
1
ICS558-01
REV F 051310
Description
The ICS558-01 accepts a high speed input of either PECL
or CMOS, integrates a divider of 1, 2, 3, or 4, and provides
four CMOS low skew outputs. The chip also has output
enables so that one, three, or all four outputs can be
tri-stated.
The ICS558-01 is a member of the IDT Clock Blocksfamily
of clock generation, synchronization, and distribution
devices.
Features
16-pin TSSOP package
Pb (lead) free package
Selectable PECL or CMOS inputs
Operates up to 250 MHz
Works as a voltage translator
Four low skew (<250 ps) outputs
Selectable internal divider
Operating input voltages of 3.3 V or 5.0 V
Operating output voltages of 2.5 V, 3.3 V or 5.0 V
Ideal for IA64 designs
Block Diagram
OE1
CLK1
CLK2
CLK3
CLK4
PECLIN
Output Divide
PECLIN
S0, S1
GND
VDDP
OE0
GND
VDDC
2
1
0
CMOSIN
SELPECL
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PDF描述 |
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