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參數資料
| 型號： | ICS8344AY-01LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/17頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:24 48-LQFP |
| 標準包裝： | 250 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出緩沖器（分配），多路復用器 |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:24 |
| 差分 - 輸入:輸出： | 是/無 |
| 輸入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 輸出： | LVCMOS，LVTTL |
| 頻率 - 最大： | 250MHz |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-LQFP |
| 供應商設備封裝： | 48-TQFP（7x7） |
| 包裝： | 托盤 |
| 其它名稱： | 8344AY-01LF |
LOW SKEW, 1-TO-24 DIFFERENTIAL-
TO-LVCMOS/LVTTL FANOUT BUFFER
ICS8344-01
IDT / ICS LVCMOS/LVTTL FANOUT BUFFER
1
ICS8344AY-01 REV. C SEPTEMBER 9, 2008
GENERAL DESCRIPTION
The ICS8344-01 is a low voltage, low skew
fanout buffer and a member of the HiPerClockS
family of High Performance Clock Solutions from
IDT. The ICS8344-01 has two selectable clock in-
puts. The CLKx, nCLKx pairs can accept most
standard differential input levels. The ICS8344-01 is designed
to translate any differential signal level to LVCMOS/LVTTL lev-
els. The low impedance LVCMOS/LVTTL outputs are designed
to drive 50
Ω series or parallel terminated transmission lines.
The effective fanout can be increased to 48 by utilizing the
ability of the outputs to drive two series terminated lines.
Redundant clock applications can make use of the dual clock
inputs which also facilitate board level testing. The clock
enable is internally synchronized to eliminate runt pulses on
the outputs during asynchronous assertion/deassertion of the
clock enable pin. The outputs are driven low when disabled.
The ICS8344-01 is characterized at full 3.3V, full 2.5V and mixed
3.3V input and 2.5V output operating supply modes.
Guaranteed output and part-to-part skew characteristics make
the ICS8344-01 ideal for those clock distribution applications
demanding well defined performance and repeatability.
FEATURES
Twenty-four LVCMOS/LVTTL outputs,
7
Ω typical output impedance
Two selectable differential CLKx, nCLKx inputs
CLK0, nCLK0 and CLK1, nCLK1 pairs can accept the
following input levels: LVDS, LVPECL, LVHSTL, SSTL, HCSL
Output frequency up to 250MHz
Translates any single ended input signal to LVCMOS/LVTTL
with resistor bias on nCLK input
Synchronous clock enable
Additive phase jitter RMS: 0.21ps (typical)
Output skew: 200ps (maximum)
Part-to-part skew: 900ps (maximum)
Bank skew: 85ps (maximum)
Propagation delay: 5ns (maximum)
Output supply modes:
Core/Output
3.3V/3.3V
2.5V/2.5V
3.3V/2.5V
0°C to 70°C ambient operating temperature
Available in both standard (RoHS 5) and lead-free (RoHS 6)
packages
BLOCK DIAGRAM
PIN ASSIGNMENT
HiPerClockS
ICS
Q0:Q7
Q8:Q15
Q16:Q23
CLK_SEL
CLK0
nCLK0
CLK1
nCLK1
CLK_EN
OE
LE
Q
nD
0
1
48 47 46 45 44 43 42 41 40 39 38 37
13 14 15 16 17 18 19 20 21 22 23 24
1
2
3
4
5
6
7
8
9
10
11
12
36
35
34
33
32
31
30
29
28
27
26
25
Q16
Q17
VDDO
GND
Q18
Q19
Q20
Q21
VDDO
GND
Q22
Q23
Q7
Q6
VDDO
GND
Q5
Q4
Q3
Q2
VDDO
GND
Q1
Q0
nc
OE
CLK_EN
CLK0
nCLK0
V
DD
GND
CLK1
nCLK1
V
DD
GND
CLK_SEL
Q8
Q9
V
DDO
GND
Q10
Q11
Q12
Q13
V
DDO
GND
Q14
Q1
5
48-Lead LQFP
7mm x 7mm x 1.4mm
package body
Y Package
Top View
ICS8344-01
Pulldown
Pullup
Pulldown
Pullup
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PDF描述 |
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