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參數資料
| 型號： | ICS844001-21 |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | FEMTOCLOCKS⑩ CRYSTAL-TO-LVDS FREQUENCY SYNTHESIZER |
| 中文描述： | FEMTOCLOCKS⑩晶體至LVDS頻率合成器 |
| 文件頁數： | 1/17頁 |
| 文件大小： | 309K |
| 代理商： | ICS844001-21 |
FEMTOCLOCKS CRYSTAL-TO-LVDS
FREQUENCY SYNTHESIZER
G
ENERAL
D
ESCRIPTION
The ICS844001-21 is a a highly versatile, low
phase noise LVDS Synthesizer which can generate
low jitter reference clocks for a variety of
communications applications and is a member of
the HiPerClocks
TM
family of high performance clock
solutions from IDT. The dual crystal interface allows the
synthesizer to support up to two communications standards in
a given application (i.e. 1GB Ethernet with a 25MHz crystal
and 1Gb Fibre Channel using a 25.5625MHz crystal). The rms
phase jitter performance is typically less than 1ps, thus making
the device acceptable for use in demanding applications such
as OC48 SONET and 10Gb Ethernet. The ICS844001-21 is
packaged in a small 24-pin TSSOP package.
ICS 844001-21
IDT
/ ICS
INSERT PRODUCT NAME
1
ICS844001AG-21 REV. A SEPTEMBER 14, 2007
PRELIMINARY
F
EATURES
One differential LVDS output pair and
one LVCMOS reference output
Selectable crystal oscillator interface
or LVCMOS/LVTTL single-ended input
VCO range: 560MHz - 700MHz
Supports the following applications:
SONET, Ethernet, Fibre Channel, Serial ATA, and HDTV
RMS phase jitter @ 622.08MHz (12kHz - 20MHz):
0.92ps (typical)
Full 3.3V supply mode
0°C to 70°C ambient operating temperature
Available in both standard (RoHS 5) and lead-free (RoHS 6)
packages
HiPerClockS
ICS
P
IN
A
SSIGNMENT
1 1
1 0
0 1
0 0
0 0
0 1
1 0
1 1
Phase
Detector
VCO
000 ÷18
001 ÷22
010 ÷24
011 ÷25
100 ÷32
(default)
101 ÷40
110 ÷40
111 ÷40
N
000 ÷1
001 ÷2
010 ÷3
011 ÷4
(default)
100 ÷5
101 ÷6
110 ÷8
111 ÷10
M
3
3
OSC
OSC
REF_OUT
Q
nQ
N2:N0
SEL0
SEL1
XTAL_IN0
XTAL_OUT0
XTAL_IN1
XTAL_OUT1
REF_CLK
MR
REF_OE
M2:M0
Pulldown
Pulldown
Pulldown
Pulldown
Pulldown
ICS844001-21
24-Lead TSSOP
4.40mm x 7.8mm x 0.92mm
package body
G Package
Top View
V
DDO
_
CMOS
N0
N1
N2
V
DDO
_
LVDS
Q0
nQ0
GND
V
DDA
V
DD
XTAL_OUT1
XTAL_IN1
1
2
3
4
5
6
7
8
9
10
11
12
REF_OUT
GND
REF_OE
M2
M1
M0
MR
SEL1
SEL0
REF_CLK
XTAL_IN0
XTAL_OUT0
24
23
22
21
20
19
18
17
16
15
14
13
B
LOCK
D
IAGRAM
The Preliminary Information presented herein represents a product in pre-production. The noted characteristics are based on initial product characterization
and/or qualification. Integrated Device Technology, Incorporated (IDT) reserves the right to change any circuitry or specifications without notice.
相關PDF資料 |
PDF描述 |
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