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參數資料
| 型號： | ICS85214AGLF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/15頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:5 20-TSSOP |
| 標準包裝： | 74 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出緩沖器（分配），多路復用器 |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | HCSL，LVCMOS，LVDS，LVHSTL，LVPECL，LVTTL，SSTL |
| 輸出： | HSTL |
| 頻率 - 最大： | 700MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 20-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | 800-2391-5 85214AGLF ICS85214AGLF-ND |
LOW SKEW, 1-TO-5, DIFFERENTIAL-TO-
HSTL FANOUT BUFFER
ICS85214
IDT / ICS HSTL FANOUT BUFFER
1
ICS85214AG REV. B FEBRUARY 25, 2008
General Description
The ICS85214 is a low skew, high performance
1-to-5 Differential-to-HSTL Fanout Buffer and a
member of the HiPerClockS family of High
Performance Clock Solutions from IDT. The CLK0,
CLK0 pair can accept most standard differential
input levels. The single ended CLK1 input accepts LVCMOS or
LVTTL input levels. Guaranteed output and part-to-part skew
characteristics make the ICS85214 ideal for those clock distri-
bution applications demanding well defined performance and
repeatability.
Block Diagram
Features
Five differential HSTL compatible outputs
Selectable differential CLK0, CLK0 or LVCMOS/LVTTL clock
inputs
CLK0, CLK0 pair can accept the following differential input
levels: LVPECL, LVDS, HSTL, HCSL, SSTL
CLK1 can accept the following input levels: LVCMOS or LVTTL
Output frequency up to: 700MHz
Translates any single-ended input signal to HSTL levels with
resistor bias on CLK0 input
Output skew: 30ps (maximum)
Part-to-part skew: 250ps (maximum)
Propagation delay: 1.8ns (maximum)
3.3V core, 1.8V output operating supply
0°C to 85°C ambient operating temperature
Industrial temperature information available upon request
Available in both standard (RoHS 5) and lead-free (RoHS 6)
packages
Pin Assignment
ICS85214
20-Lead TSSOP
6.5mm x 4.4mm x 0.925mm
package body
G Package
Top View
HiPerClockS
ICS
0
1
D
Q
LE
0
1
Q0
Q1
Q2
Q3
Q4
CLK_EN
CLK0
CLK1
CLK_SEL Pulldown
Pulldown
Pullup
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
Q4
Q3
Q2
Q1
Q0
Q4
VDDO
CLK_EN
VDD
nc
CLK1
CLK0
nc
CLK_SEL
GND
相關PDF資料 |
PDF描述 |
|---|---|
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參數描述 |
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