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參數資料
| 型號： | ICS854105AGLFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/12頁 |
| 文件大小： | 0K |
| 描述： | IC CLK BUFF 1:4 250MHZ 16-TSSOP |
| 標準包裝： | 2,500 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出緩沖器（分配） |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 1:4 |
| 差分 - 輸入:輸出： | 無/是 |
| 輸入： | LVCMOS，LVTTL |
| 輸出： | LVDS |
| 頻率 - 最大： | 250MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 16-TSSOP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 854105AGLFT |
DATA SHEET
ICS854105AG REVISION A FEBRUARY 23, 2010
1
2010 Integrated Device Technology, Inc.
Low Skew, 1-to-4, LVCMOS/LVTTL-to-
LVDS Fanout Buffer
ICS854105
General Description
The ICS854105 is a low skew, high performance
1-to-4 LVCMOS/LVTTL-to-LVDS Clock Fanout Buffer.
Utilizing Low Voltage Differential Signaling (LVDS), the
ICS854105 provides a low power, low noise solution
for distributing clock signals over controlled
impedances of 100
. The ICS854105 accepts an LVCMOS/LVTTL
input level and translates it to LVDS output levels.
Guaranteed output and part-to-part skew characteristics make the
ICS854105 ideal for those applications demanding well defined
performance and repeatability.
Features
Four differential LVDS output pairs
One single-ended LVCMOS/LVTTL input
CLK can accept the following input levels: LVCMOS, LVTTL
Maximum output frequency: 250MHz
Translates single-ended input signals to LVDS levels
Additive phase jitter, RMS: 0.16ps (typical)
Output skew: 55ps (maximum)
Part-to-part skew: 350ps (maximum)
Propagation delay: 1.62ns (maximum)
3.3V operating supply
0°C to 70°C ambient operating temperature
Available in both standard (RoHS 5) and lead-free (RoHS 6)
packages
HiPerClockS
ICS
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
OE3
nc
CLK
GND
VDD
OE2
OE1
OE0
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
CLK
OE2
OE3
OE1
OE0
Pulldown
Pullup
Pin Assignment
ICS854105
16-Lead TSSOP
4.4mm x 5.0mm x 0.925mm package body
G Package
Top View
Block Diagram
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PDF描述 |
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