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參數資料
| 型號： | ICS854S006AGILFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/15頁 |
| 文件大小： | 0K |
| 描述： | IC CLK BUFF 1:6 1.7GHZ 24-TSSOP |
| 標準包裝： | 2,500 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出緩沖器（分配） |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 1:6 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 輸出： | LVDS |
| 頻率 - 最大： | 1.7GHz |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 24-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 24-TSSOP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 854S006AGILFT |
Low Skew, 1-to-6, Differential-to-
LVDS Fanout Buffer
ICS854S006I
DATA SHEET
ICS854S006AGI REVISION B JANUARY 18, 2010
1
2010 Integrated Device Technology, Inc.
GENERAL DESCRIPTION
The ICS85 4S006I is a low skew, high perfor-
mance 1-to-6 Differential-to-LVDS Fanout Buffer.
The CLK, nCLK pair can accept most standard dif-
ferential input levels. The ICS854S006I is charac-
terized to operate from either a 2.5V or a 3.3V
power supply. Guaranteed output skew character istic s
make the ICS854S006I ideal for those clock distribution
applications demanding well defined performance and
repeatability.
FEATURES
Six differential LVDS outputs
One differential clock input pair
CLK, nCLK pair can accept the following differential
input levels: LVDS, LVPECL, LVHSTL, SSTL, HCSL
Maximum output frequency: 1.7GHz
Translates any single ended input signal to LVDS levels
with resistor bias on nCLK input
Output skew: 55ps (maximum)
Propagation delay: 850ps (maximum)
Additive phase jitter, RMS: 0.067ps (typical)
Full 3.3V or 2.5V power supply
-40°C to 85°C ambient operating temperature
Available in both standard (RoHS 5) and lead-free (RoHS 6)
packages
BLOCK DIAGRAM
PIN ASSIGNMENT
HiPerClockS
ICS
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
Q4
nQ4
Q5
nQ5
CLK
nCLK
Pullup
Pulldown
ICS854S006I
24-Lead TSSOP
4.40mm x 7.8mm x 0.925mm package body
G Package
Top View
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
nCLK
CLK
VDD
VDDO
Q0
nQ0
GND
Q1
nQ1
VDDO
Q2
nQ2
GND
VDD
VDDO
nQ5
Q5
GND
nQ4
Q4
VDDO
nQ3
Q3
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