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參數資料
| 型號： | ICS8633AF-01LFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/16頁 |
| 文件大小： | 0K |
| 描述： | IC BUFFER ZD 2-3 LVPECL 28-SSOP |
| 標準包裝： | 1,000 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出配送，多路復用器，零延遲緩沖器 |
| PLL： | 帶旁路 |
| 輸入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 輸出： | LVPECL |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:3 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 700MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SSOP（0.209"，5.30mm 寬） |
| 供應商設備封裝： | 28-SSOP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 8633AF-01LFT |
8633AF-01
www.idt.com
REV. B AUGUST 2, 2010
1
ICS8633-01
1-TO-3 DIFFERENTIAL-TO-3.3V LVPECL
ZERO DELAY BUFFER
GENERAL DESCRIPTION
The
ICS8633-01
is
a
high
performance
1-to-3
Differential-to-3.3V LVPECL Zero Delay Buffer. The
ICS8633-01 has two selectable clock inputs. The CLKx,
nCLKx pairs can accept most standard differential input
levels. Utilizing one of the outputs as feedback to the PLL,
output frequencies up to 700MHz can be regenerated with
zero delay with respect to the input. Dual reference clock
inputs support redundant clock or multiple reference
applications.
BLOCK DIAGRAM
PIN ASSIGNMENT
FEATURES
Three differential 3.3V LVPECL outputs
Selectable differential clock inputs
CLKx, nCLKx pairs can accept the following differential
input levels: LVPECL, LVDS, LVHSTL, HCSL, SSTL
Output frequency range: 31.25MHz to 700MHz
Input frequency range: 31.25MHz to 700MHz
VCO range: 250MHz to 700MHz
External feedback for “zero delay” clock regeneration
Cycle-to-cycle jitter: 25ps (maximum)
Output skew: 25ps (maximum)
PLL reference zero delay: 50ps ± 100ps
3.3V operating supply
0°C to 70°C ambient operating temperature
Industrial temperature information available upon request
Available in both standard and lead-free RoHs-compliant
packages
PLL_SEL
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
FB_IN
nFB_IN
SEL0
SEL1
MR
0
1
PLL
0
1
÷4, ÷8
Q0
nQ0
Q1
nQ1
Q2
nQ2
ICS8633-01
28-Lead, 209-MIL SSOP
5.3mm x 10.2mm x 1.75mm body package
F Package
Top View
PLL_SEL
VCC
SEL0
SEL1
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
MR
VCC
nFB_IN
FB_IN
VEE
VCCA
VEE
VCCO
Q2
nQ2
Q1
nQ1
Vcco
Q0
nQ0
VEE
1
2
3
4
5
6
7
8
9
10
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12
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