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參數資料
型號: ICS93705
英文描述: DDR Phase Lock Loop Zero Delay Clock Buffer
中文描述: 復員鎖相環零延遲時鐘緩沖器
文件頁數: 1/7頁
文件大小: 65K
代理商: ICS93705
Integrated
Circuit
Systems, Inc.
ICS93705
0418C—08/08/02
Block Diagram
DDR Phase Lock Loop Zero Delay Clock Buffer
Pin Configuration
48-Pin SSOP
Recommended Application:
DDR Zero Delay Clock Buffer
Product Description/Features:
Low skew, low jitter PLL clock driver
I
2
C for functional and output control
Feedback pins for input to output synchronization
Spread Spectrum tolerant inputs
3.3V tolerant CLK_INT input
Switching Characteristics:
PEAK - PEAK jitter (66MHz): <120ps
PEAK - PEAK jitter (>100MHz): <75ps
CYCLE - CYCLE jitter (66MHz):<120ps
CYCLE - CYCLE jitter (>100MHz):<65ps
OUTPUT - OUTPUT skew: <100ps
Output Rise and Fall Time: 450ps - 950ps
DUTY CYCLE: 49% - 51%
GND
CLKC0
CLKT0
VDD
CLKT1
CLKC1
GND
GND
CLKC2
CLKT2
VDD
SCLK
CLK_INT
N/C
VDD
AVDD
AGND
GND
CLKC3
CLKT3
VDD
CLKT4
CLKC4
GND
GND
CLKC5
CLKT5
VDD
CLKT6
CLKC6
GND
GND
CLKC7
CLKT7
VDD
SDATA
N/C
FB_INT
VDD
FB_OUTT
N/C
GND
CLKC8
CLKT8
VDD
CLKT9
CLKC9
GND
I
1
2
3
4
5
6
7
8
9
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11
12
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48
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43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
Functionality
FB_INT
CLK_INT
PLL
SCLK
SDATA
Control
Logic
FB_OUTT
CLKT0
CLKC0
CLKT1
CLKC1
CLKT2
CLKC2
CLKT3
CLKC3
CLKT4
CLKC4
CLKT5
CLKC5
CLKT6
CLKC6
CLKT7
CLKC7
CLKT8
CLKC8
CLKT9
CLKC9
S
I
K
T
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C
P
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