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參數資料
| 型號： | ICS93V855 |
| 英文描述： | DDR Phase Lock Loop Clock Driver |
| 中文描述： | 復員鎖相環時鐘驅動器 |
| 文件頁數： | 1/9頁 |
| 文件大小： | 66K |
| 代理商： | ICS93V855 |
Integrated
Circuit
Systems, Inc.
ICS93V855
0497B—06/01/04
Block Diagram
DDR Phase Lock Loop Clock Driver
Pin Configuration
1
2
3
4
5
6
7
8
9
DDRC1 10
DDRT1 11
VDD2.5 12
DDRT2 13
DDRC2 14
Recommended Application:
DDR Clock Driver
Product Description/Features:
Low skew, low jitter PLL clock driver
External feedback pins for input to output
synchronization
Spread Spectrum tolerant inputs
With bypass mode mux
Operating frequency 60 to 170 MHz
Switching Characteristics:
CYCLE - CYCLE jitter:<75ps
OUTPUT - OUTPUT skew: <60ps
Output Rise and Fall Time: 650ps - 950ps
PLL
FB_INT
FB_INC
CLK_INC
CLK_INT
AVDD2.5
Control
Logic
FB_OUTT
FB_OUTC
DDRT0
DDRC0
DDRT1
DDRC1
DDRT2
DDRC2
DDRT3
DDRC3
DDRT4
DDRC4
Functionality
S
T
T
U
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P
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I
K
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Z
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Z
-
H
Z
-
H
Z
-
H
f
O
GND
28 DDRC4
27 DDRT4
26 VDD2.5
25 GND
24 FB_OUTC
23 FB_OUTT
22 VDD2.5
21 FB_INT
20 FB_INC
19 GND
18 VDD2.5
17 DDRT3
16 DDRC3
15 GND
DDRC0
DDRT0
VDD2.5
CLK_INT
CLK_INC
AVDD2.5
AGND
GND
I
28-Pin 4.4mm TSSOP
相關PDF資料 |
PDF描述 |
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