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參數資料
| 型號： | ICS97ULP844AHLF-T |
| 英文描述： | 1.8V Low-Power Wide-Range Frequency Clock Driver |
| 中文描述： | 1.8V的低功耗寬范圍頻率時鐘驅動器 |
| 文件頁數： | 1/12頁 |
| 文件大小： | 144K |
| 代理商： | ICS97ULP844AHLF-T |
Integrated
Circuit
Systems, Inc.
ICS97ULP844A
1110B—06/06/05
Block Diagram
1.8V Low-Power Wide-Range Frequency Clock Driver
Pin Configuration
Recommended Application:
DDR2 Memory Modules / Zero Delay Board Fan Out
Provides complete DDR DIMM logic solution with
ICSSSTU32864/SSTUF32864/SSTUF32866
Product Description/Features:
Low skew, low jitter PLL clock driver
1 to 4 differential clock distribution (SSTL_18)
Feedback pins for input to output synchronization
Spread Spectrum tolerant inputs
Auto PD when input signal is at a certain logic state
Switching Characteristics:
Period jitter: 40ps
Half-period jitter: 60ps
CYCLE - CYCLE jitter 40ps
OUTPUT - OUTPUT skew: 40ps
28-Ball BGA
Top View
Ball Assignments
A
B
1
2
3
4
5
C
D
E
F
CLKT0
CLKC0
CLKT1
CLKC1
CLKT2
CLKC2
CLKT3
CLKC3
FB_OUTT
FB_OUTC
AV
DD
FB_INT
FB_INC
CLK_INT
CLK_INC
PLL
Powerdown
Control and
Test Logic
OE
LD* or OE
PLL bypass
LD*
OS
GND
10K-100k
* The Logic Detect (LD) powers down the device when a
logic low is applied to both CLK_INT and CLK_INC.
1
2
3
4
5
A
CLKT0
CLKC0
CLKC1
CLKT1
FB_INT
B
CK_INT
V
DD
NB
V
DD
FB_INC
C
CK_INC
OE
V
DD
OS
FB_OUTC
D
AGND
GND
V
DD
GND
FB_OUTT
E
AVDD
GND
NB
GND
GND
F
CLKC3
CLKT3
CLKC2
CLKT2
GND
相關PDF資料 |
PDF描述 |
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