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參數資料
| 型號： | ICS9DS400AGLF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/19頁 |
| 文件大小： | 0K |
| 描述： | IC CLK SPREAD INJECTION 28TSSOP |
| 標準包裝： | 50 |
| 類型： | * |
| PLL： | 帶旁路 |
| 輸入： | 時鐘 |
| 輸出： | 時鐘 |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 1:4 |
| 差分 - 輸入:輸出： | 無/是 |
| 除法器/乘法器： | 無/無 |
| 電源電壓： | 3.3V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 28-TSSOP |
| 包裝： | 管件 |
ICS9DS400
IDTTM/ICSTM Four Output Differential Buffer for PCIe Gen 2 with Spread
1626
09/17/09
Four Output Differential Buffer for PCIe Gen 2 with Spread
Advance Information
1
General Description
Output Features
The 9DS400 is pin compatible to the 9DB403, but adds the
ability to inject spread spectrum onto the incoming differential
clock, while maintaining good phase noise.
4 - 0.7V current-mode differential output pairs.
Supports Spread Injection mode and fanout mode.
Two pin selectable down spread amounts: 0.5% and
0.25%.
50-110 MHz operation in PLL mode
50-400 MHz operation in Bypass mode
Functional Block Diagram
Key Specifications
Output cycle-cycle jitter < 50ps
Output to Output skew <50ps
Phase jitter: PCIe Gen1 < 86ps peak to peak
Phase jitter: PCIe Gen2 < 3.0/3.1ps rms
Features/Benefits
Bypass mode
Supports undriven differential outputs in PD# and
SRC_STOP# modes for power management.
Recommended Application
DB400 where spread spectrum needs to be added to the
incoming clock.
STOP
LOGIC
SRC_IN
SRC_IN#
DIF(6,5,2,1))
CONTROL
LOGIC
BYPASS#_SSCG
SDATA
SCLK
PD
Spread
Generating
PLL
4
IREF
OE(6,1)#
2
DIF_STOP
SPREAD_EN
M
U
X
Polarities shown assuming that OE_INV = 1
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PDF描述 |
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參數描述 |
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