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參數資料
| 型號： | ICSSSTV32852yHT |
| 英文描述： | DDR 24-Bit to 48-Bit Registered Buffer |
| 中文描述： | 復員24位到48位注冊緩沖區 |
| 文件頁數： | 1/7頁 |
| 文件大小： | 129K |
| 代理商： | ICSSSTV32852YHT |
Integrated
Circuit
Systems, Inc.
ICSSSTV32852
0513F—05/13/03
Recommended Application:
DDR Memory Modules
Provides complete DDR DIMM logic solution with
ICS93V857 or ICS95V857
SSTL_2 compatible data registers
Product Features:
Differential clock signals
Supports SSTL_2 class II specifications on inputs
and outputs
Low-voltage operation
- V
DD
= 2.3V to 2.7V
Available in 114 ball BGA package.
DDR 24-Bit to 48-Bit Registered Buffer
Truth Table
1
Block Diagram
Notes:
1.
H = "High" Signal Level
L = "Low" Signal Level
↑
= Transition "Low"-to-"High"
↓
= Transition "High"-to-"Low"
X = Don't Care
2.
Output level before the indicated
steady state input conditions were
established.
CLK
CLK#
D1
VREF
RESET#
To 23 Other Channels
Q1A
Q1B
CLK
D1
R
A
B
1
2
3
4
5
6
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
Pin Configuration
114-Pin Ball BGA
s
u
p
n
K
r
n
↑
↑
r
s
u
p
t
u
Q
O
Q
#
T
E
S
E
R
L
C
X
#
K
r
n
↓
↓
r
L
C
X
D
r
X
n
o
L
g
o
g
o
g
L
H
H
H
H
L
X
H
L
H
L
H
L
Q
0
)
Pin Configuration Assignments
1
2
Q2A
Q1A
Q3A
VDDQ
Q5A
Q4A
VDDQ
Q7A
Q6A
Q8A
GND
VDDQ
Q10A
Q9A
VDDQ
Q12A
Q11A
Q13A
VDD
VDDQ
Q14A
Q15A
Q17A
Q16A
VDDQ
Q18A
Q19A
Q20A
VDDQ
Q22A
Q21A
VDDQ
Q23A
VDDQ
Q24A
VDD
RESET#
D2
D1
D4
D3
D5
D7
D8
D9
3
4
5
6
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
CLK
GND
CLK#
GND
VDDQ
GND
VDDQ
VDDQ
GND
VDDQ
GND
VDDQ
GND
GND
VDDQ
GND
VREF
D18
D22
D23
D24
Q1B
VDDQ
Q4B
Q6B
GND
Q9B
Q11B
VDD
Q15B
Q16B
Q19B
VDDQ
Q21B
VDDQ
VDD
D13
D15
D19
D21
Q2B
Q3B
Q5B
Q7B
Q8B
Q10B
Q12B
Q13B
Q14B
Q17B
Q18B
Q20B
Q22B
Q23B
Q24B
D14
D16
D17
D20
GND
GND
GND
GND
GND
GND
D6
D10
D11
D12
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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