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參數資料
| 型號： | IDT5T905PGGI8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/19頁 |
| 文件大小： | 0K |
| 描述： | IC CLK BUFF 1:5 250MHZ 28-TSSOP |
| 標準包裝： | 2,000 |
| 類型： | 扇出緩沖器（分配） |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 1:5 |
| 差分 - 輸入:輸出： | 是/無 |
| 輸入： | eHSTL，HSTL，LVPECL，LVTTL |
| 輸出： | eHSTL，HSTL，LVTTL |
| 頻率 - 最大： | 250MHz |
| 電源電壓： | 2.4 V ~ 2.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 28-TSSOP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 5T905PGGI8 |
INDUSTRIALTEMPERATURERANGE
IDT5T905
2.5VSINGLEDATARATE1:5CLOCKBUFFERTERABUFFER
1
IDT5T905
NRND
INDUSTRIAL TEMPERATURE RANGE
2.5V SINGLE DATA RATE
1:5 CLOCK BUFFER
TERABUFFER
DESCRIPTION:
TheIDT5T9052.5Vsingledatarate(SDR)clockbufferisauser-selectable
single-ended or differential input to five single-ended outputs buffer built on
advancedmetalCMOStechnology. TheSDRclockbufferfanoutfromasingle
or differential input to five single-ended outputs reduces the loading on the
preceding driver and provides an efficient clock distribution network. The
IDT5T905canactasatranslatorfromadifferentialHSTL,eHSTL,1.8V/2.5V
LVTTL,LVEPECL,orsingle-ended1.8V/2.5VLVTTLinputtoHSTL,eHSTL,
1.8V/2.5V LVTTL outputs. Selectable interface is controlled by 3-level input
signals that may be hard-wired to appropriate high-mid-low levels. Multiple
power and grounds reduce noise.
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
2011 Integrated Device Technology, Inc.
DSC-5942/27
FEATURES:
Guaranteed Low Skew < 60ps (max)
Very low duty cycle distortion
High speed propagation delay < 2.5ns. (max)
Up to 250MHz operation
Very low CMOS power levels
1.5V VDDQ for HSTL interface
Hot insertable and over-voltage tolerant inputs
3-level inputs for selectable interface
Selectable HSTL, eHSTL, 1.8V / 2.5V LVTTL, or LVEPECL input
interface
Selectable differential or single-ended inputs and five single-
ended outputs
2.5V VDD
Available in TSSOP package
NOT RECOMMENDED FOR NEW DESIGNS
FUNCTIONAL BLOCK DIAGRAM
APPLICATIONS:
Clock and signal distribution
TxS
GL
G
RxS
A
A/VREF
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
Q1
Q2
Q3
Q4
Q5
MAY 2013
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PDF描述 |
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