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參數資料
| 型號： | IDT5V993-2QI |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | 3.3V PROGRAMMABLE SKEW PLL CLOCK DRIVER TURBOCLOCK |
| 中文描述： | 3.3V的可編程相偏PLL時鐘驅動器TURBOCLOCK |
| 文件頁數： | 1/8頁 |
| 文件大小： | 110K |
| 代理商： | IDT5V993-2QI |
1
COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES
IDT5V993A
3.3V PROGRAMMABLE SKEW PLL CLOCK DRIVER TURBOCLOCK
SEPTEMBER 2001
2001 Integrated Device Technology, Inc.
DSC 5408/1
c
COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
FEATURES:
Ref input is 5V tolerant
3 pairs of programmable skew outputs
Low skew: 200ps same pair, 250ps all outputs
Selectable positive or negative edge synchronization:
Excellent for DSP applications
Synchronous output enable
Output frequency: 3.75MHz to 85MHz
2x, 4x, 1/2, and 1/4 outputs
3 skew grades:
IDT5V993A-2: t
SKEW0
<250ps
IDT5V993A-5: t
SKEW0
<500ps
IDT5V993A-7: t
SKEW0
<750ps
3-level inputs for skew and PLL range control
PLL bypass for DC testing
External feedback, internal loop filter
12mA balanced drive outputs
Low Jitter: <200ps peak-to-peak
Available in QSOP package
FUNCTIONAL BLOCK DIAGRAM
GND/sOE
1Q
0
Skew
Select
1Q
1
1F1:0
3
3
2Q
0
Skew
Select
2Q
1
2F1:0
FS
3
REF
PLL
FB
3
3Q
0
Skew
Select
3Q
1
3F1:0
3
3
4Q
0
4Q
1
3
V
CCQ
/PE
IDT5V993A
3.3V PROGRAMMABLE
SKEW PLL CLOCK DRIVER
TURBOCLOCK
DESCRIPTION:
The IDT5V993A is a high fanout 3.3V PLL based clock driver intended
for high performance computing and data-communications applications. A
key feature of the programmable skew is the ability of outputs to lead or lag
the REF input signal. The IDT5V993A has six programmable skew outputs
and two zero skew outputs. Skew is controlled by 3-level input signals that
may be hard-wired to appropriate HIGH-MID-LOW levels.
When the GND/
sOE
pin is held low, all the outputs are synchronously
enabled. However, if GND/
sOE
is held high, all the outputs except 3Q0 and
3Q1 are synchronously disabled.
Furthermore, when the V
CCQ
/PE is held high, all the outputs are
synchronized with the positive edge of the REF clock input. When V
CCQ
/
PE is held low, all the outputs are synchronized with the negative edge of
REF. Both devices have LVTTL outputs with 12mA balanced drive outputs.
相關PDF資料 |
PDF描述 |
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