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參數資料
| 型號： | IDT70V05L20GI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | High Speed JFET-Input Quad Operational Amplifier 14-CDIP -55 to 125 |
| 中文描述： | 8K X 8 DUAL-PORT SRAM, 20 ns, CPGA68 |
| 封裝： | 1.180 X 1.180 INCH, 0.160 INCH HEIGHT, CERAMIC, PGA-68 |
| 文件頁數： | 1/22頁 |
| 文件大小： | 172K |
| 代理商： | IDT70V05L20GI |
2000 Integrated Device Technology, Inc.
DSC 2941/6
1
IDT70V05S/L
HIGH-SPEED 3.3V
8K x 8 DUAL-PORT
STATIC RAM
N
True Dual-Ported memory cells which allow simultaneous
reads of the same memory location
N
High-speed access
–
Commercial: 15/20/25/35/55ns (max.)
–
Industrial: 20/25/35/55ns (max.)
N
Low-power operation
–
IDT70V05S
Active: 400mW (typ.)
Standby: 3.3mW (typ.)
–
IDT70V05L
Active: 380mW (typ.)
Standby: 660
μ
W (typ.)
N
IDT70V05 easily expands data bus width to 16 bits or more
using the Master/Slave select when cascading more than
one device
N
M/
S
= V
IH
for
BUSY
output flag on Master
M/
S
= V
IL
for
BUSY
input on Slave
N
Interrupt Flag
N
On-chip port arbitration logic
N
Full on-chip hardware support of semaphore signaling
between ports
N
Fully asynchronous operation from either port
N
TTL-compatible, single 3.3V (±0.3V) power supply
N
Available in 68-pin PGA and PLCC, and a 64-pin TQFP
N
Industrial temperature range (-40°C to +85°C) is available
for selected speeds
NOTES:
1. (MASTER):
BUSY
is output; (SLAVE):
BUSY
is input.
2.
BUSY
outputs and
INT
outputs are non-tri-stated push-pull.
I/O
Control
Address
Decoder
MEMORY
ARRAY
ARBITRATION
INTERRUPT
SEMAPHORE
LOGIC
Address
Decoder
I/O
Control
R/
L
L
L
L
A
12L
A
0L
2941 drw 01
I/O
0L
- I/O
7L
L
L
R/
L
L
L
M/
R
I/O
0R
-I/O
7R
A
12R
A
0R
(2)
R
CE
R
OE
R
R/W
R
(2)
(1,2)
(1,2)
R/
R
R
R
13
13
相關PDF資料 |
PDF描述 |
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