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參數資料
| 型號： | IDT723672L12PQF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/29頁 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 16384X36 132QFP |
| 標準包裝： | 36 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 576K（16K x 36） |
| 數據速率： | 83MHz |
| 訪問時間： | 12ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 132-BQFP 緩沖式 |
| 供應商設備封裝： | 132-PQFP（24.13x24.13） |
| 包裝： | 托盤 |
| 其它名稱： | 723672L12PQF |
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1
2009 Integrated Device Technology, Inc.
All rights reserved. Product specifications subject to change without notice.
DSC-5609/6
FEBRUARY 2009
CMOS SyncBiFIFOTM
2,048 x 36 x 2
4,096 x 36 x 2
8,192 x 36 x 2
IDT723652
IDT723662
IDT723672
IDT and the IDT logo are regiatered trademarks of Integrated Device Technology, Inc. SyncBiFIFO is a trademark of Integrated Device Technology, Inc.
COMMERCIAL TEMPERATURE RANGE
FEATURES
Memory storage capacity:
IDT723652
–
2,048 x 36 x 2
IDT723662
–
4,096 x 36 x 2
IDT723672
–
8,192 x 36 x 2
Supports clock frequencies up to 83MHz
Fast access times of 8ns
Free-running CLKA and CLKB may be asynchronous or coincident
(simultaneous reading and writing of data on a single clock edge
is permitted)
Two independent clocked FIFOs buffering data in opposite direc-
tions
Mailbox bypass register for each FIFO
Programmable Almost-Full and Almost-Empty flags
Microprocessor Interface Control Logic
FFA/IRA, EFA/ORA, AEA, and AFA flags synchronized by CLKA
FFB/IRB, EFB/ORB, AEB, and AFB flags synchronized by CLKB
Select IDT Standard timing (using EFA, EFB, FFA and FFB flags
functions) or First Word Fall Through timing (using ORA, ORB, IRA
and IRB flag functions)
Available in 132-pin Plastic Quad Flatpack (PQFP) or space-saving
120-pin Thin Quad Flatpack (TQFP)
Pin compatible to the lower density parts, IDT723622/723632/723642
Industrial temperature range (–40
°°°°°C to +85°°°°°C) is available
Green parts available, see ordering information
DESCRIPTION
The IDT723652/723662/723672 is a monolithic, high-speed, low-power,
CMOS Bidirectional SyncFIFO (clocked) memories which support clock
frequencies up to 83MHz and have read access times as fast as 8ns. Two
independent 2,048/4,096/8,192 x 36 dual-port SRAM FIFOs on board each
chipbufferdatainoppositedirections. Communicationbetweeneachportmay
bypass the FIFOs via two 36-bit mailbox registers. Each mailbox register has
a flag to signal when new mail has been stored.
FUNCTIONAL BLOCK DIAGRAM
Mail 1
Register
Programmable Flag
Offset Registers
Input
Register
Output
Register
RAM
ARRAY
2,048 x 36
4,096 x 36
8,192 x 36
Write
Pointer
Read
Pointer
Status Flag
Logic
Input
Register
Output
Register
Write
Pointer
Read
Pointer
Status Flag
Logic
CLKA
CSA
W/RA
ENA
MBA
Port-A
Control
Logic
FIFO1,
Mail1
Reset
Logic
RST1
Mail 2
Register
MBF2
CLKB
CSB
W/RB
ENB
MBB
Port-B
Control
Logic
FIFO2,
Mail2
Reset
Logic
RST2
MBF1
FIFO 1
FIFO 2
13
EFB/ORB
AEB
36
FFB/IRB
AFB
B0 - B35
FFA/IRA
AFA
FS0
FS1
A0 - A35
EFA/ORA
AEA
5609 drw 01
36
Timing
Mode
FWFT
RAM
ARRAY
2,048 x 36
4,096 x 36
8,192 x 36
相關PDF資料 |
PDF描述 |
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參數描述 |
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