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參數資料
| 型號： | IS62C1024AL-35Q |
| 廠商： | INTEGRATED SILICON SOLUTION INC |
| 元件分類： | DRAM |
| 英文描述： | 128K x 8 LOW POWER CMOS STATIC RAM |
| 中文描述： | 128K X 8 STANDARD SRAM, 35 ns, PDSO32 |
| 封裝： | 0.450 INCH, PLASTIC, SOP-32 |
| 文件頁數： | 4/8頁 |
| 文件大小： | 423K |
| 代理商： | IS62C1024AL-35Q |
4
Integrated Circuit Solution Inc.
SR016-0B
IS62C1024
READ CYCLE SWITCHING CHARACTERISTICS
(1)
(Over Operating Range)
-35
-45
-55
-70
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Unit
t
RC
Read Cycle Time
35
—
45
—
55
—
70
—
ns
t
AA
Address Access Time
—
35
—
45
—
55
—
70
ns
t
OHA
Output Hold Time
3
—
3
—
3
—
3
—
ns
t
ACE
1
CE1
Access Time
—
35
—
45
—
55
—
70
ns
t
ACE
2
CE2 Access Time
—
35
—
45
—
55
—
70
ns
t
DOE
OE
Access Time
—
10
—
20
—
25
—
35
ns
t
LZOE
(2)
OE
to Low-Z Output
0
—
0
—
0
—
0
—
ns
t
HZOE
(2)
OE
to High-Z Output
0
10
0
15
0
20
0
25
ns
t
LZCE
1
(2)
CE1
to Low-Z Output
3
—
5
—
7
—
10
—
ns
t
LZCE
2
(2)
CE2 to Low-Z Output
3
—
5
—
7
—
10
—
ns
t
HZCE
(2)
CE1
or CE2 to High-Z Output
0
10
0
15
0
20
0
25
ns
Notes:
1. Test conditions assume signal transition times of 5 ns or less, timing reference levels of 1.5V, input pulse levels of 0 to 3.0V
and output loading specified in Figure 1a.
2. Tested with the load in Figure 1b. Transition is measured ±500 mV from steady-state voltage. Not 100% tested.
AC TEST CONDITIONS
Parameter
Unit
Input Pulse Level
0V to 3.0V
Input Rise and Fall Times
5 ns
Input and Output Timing
1.5V
and Reference Level
Output Load
See Figures 1a and 1b
AC TEST LOADS
Figure 1a.
Figure 1b.
480
5 pF
Including
jig and
scope
255
OUTPUT
5V
480
100 pF
Including
jig and
scope
255
OUTPUT
5V
相關PDF資料 |
PDF描述 |
|---|---|
| IS62C1024AL-35QI | 128K x 8 LOW POWER CMOS STATIC RAM |
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| IS62C1024AL-35TI | 128K x 8 LOW POWER CMOS STATIC RAM |
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相關代理商/技術參數 |
參數描述 |
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